JP6036686B2 - 半導体集積回路 - Google Patents
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Description
本発明は、帰還増幅回路に係り、特に広帯域なデータ信号を処理する高速の半導体集積回路に関する。
近年、高度の情報の信号処理が求められるにつれ、より高速の信号が処理できる集積回路が必要になっている。集積回路の高速化のために、トランジスタの高性能化と共に、配線遅延時間を減らすために配線長を短縮し高集積化が図られている。
素子の高性能化は、基本的には素子寸法の縮小によって得られている。電界効果トランジスタの場合にはゲート長の縮小、バイポーラトランジスタの場合にはベース厚やエミッタ幅の縮小によって電流利得遮断周波数の向上と、周辺部の縮小による寄生容量の低減により、トランジスタの高性能化が図られている。
また、トランジスタが微細化され、高性能化されてくると、チップ内の配線の寄生容量が問題になってくる。従って集積回路の高速化のために、トランジスタ間の配線遅延時間を減らすために配線長を短縮し高集積化が図られている。
しかしながら、回路のレイアウト上、全ての配線を短くするのは不可能である。またデータの信号速度が数ＧＨｚの高周波になると、短縮された配線においても配線長の影響が無視できなくなる。遅延時間を減らすために低寄生容量のエアーブリッジ配線などが使用されている。しかし配線のインダクタ成分のために回路内であってもデータ信号に歪みが生じてしまう。
論理回路の一種に「０」と「１」の値によって１ビットの情報を表現し、それを保持することができるフリップフロップ回路がある。フリップフロップ回路は基本的に一対のスイッチング素子から構成されている。フリップフロップから出力された情報はフリップフロップ自身にフィードバックされ、通電状態である限りにおいて情報を保持することができるようになっている。
図１９は、ＥＣＬ基本回路を用いたフリップフロップ回路１の構成例である。
図１９において、マスター回路２は、抵抗体Ｒ１、Ｒ２及びトランジスタＱ１、Ｑ２、Ｑ１８からなるデータ読込回路と、抵抗体Ｒ１、Ｒ２、トランジスタＱ３、Ｑ４、Ｑ９、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６からなるデータ保持用正帰還回路とを有する。更にマスター回路２は、トランジスタＱ１８、Ｑ９の共通エミッタに接続されたトランジスタＱ１２からなる電流源回路を有する。
また、スレーブ回路３は、抵抗体Ｒ３、Ｒ４及びトランジスタＱ５、Ｑ６、Ｑ１０からなるデータ読込回路と、抵抗体Ｒ３、Ｒ４、トランジスタＱ７、Ｑ８、Ｑ１１、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８からなるデータ保持用正帰還回路とを有する。更にスレーブ回路３は、トランジスタＱ１０、Ｑ１１の共通エミッタに接続されたトランジスタＱ１６からなる電流源回路を有する。
ＧＮＤはグランド端子、ＶＥＥは電源端子である。尚、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６と、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８は、それぞれエミッタフォロワー回路を構成する。係るフリップフロップ回路を前段回路として集積回路を形成した場合には、フリップフロップ回路１の出力は、エミッタフォロワー回路で構成されている。エミッタフォロワー回路は、データ保持用正帰還回路の電圧レベルシフト回路を構成している。
エミッタフォロワー回路はその特性上、抵抗体Ｒ７、Ｒ８の抵抗値を調整しても出力終端抵抗として働かせる事は出来ず、後段とのインピーダンス整合が取ることは出来ない。つまり、後述する図１６、図１７のカレントスイッチ差動回路や図１８の２：１セレクタコア回路の場合とは異なり、このエミッタフォロワー回路の出力に於いては出力終端抵抗を形成することは難しい。従って、このままの回路では後段との数十ＧＨｚに及ぶような広帯域インピーダンス整合を取ることが困難であり好ましくない。
また、光受信回路として、フォトダイオードが発生する低レベルの電流を実用的な電圧信号に変換するのに使用されるトランスインピーダンスアンプがある。
図２０に、差動型トランスインピーダンスアンプの回路構成例を示す。
図２０の差動型トランスインピーダンスアンプは、トランジスタＱ２２、Ｑ２３と負荷抵抗Ｒ１５、Ｒ１６と定電流源用トランジスタＱ２４から構成された差動増幅回路を有する。更に、差動型トランスインピーダンスアンプは、該差動増幅回路の出力端子に接続されたトランジスタＱ２５、Ｑ２６と負荷抵抗Ｒ１９、Ｒ２０からなるエミッタフォロワー回路を有する。更に、差動型トランスインピーダンスアンプは、該エミッタフォロワー回路の出力端子と上記差動増幅回路の入力端子との間に接続された帰還抵抗Ｒ１７、Ｒ１８を有する。ＧＮＤはグランド端子、Ｖｃｃは電源端子を表している。
係るトランスインピーダンスアンプを前段回路として集積回路を形成した場合には、トランスインピーダンスアンプの出力は、エミッタフォロワー回路で構成されている。
エミッタフォロワー回路はその特性上、抵抗体Ｒ１９、Ｒ２０の抵抗値を調整しても出力終端抵抗として働かせる事は出来ず、後段とのインピーダンス整合が取ることは出来ない。つまり、後述する図１６、図１７のカレントスイッチ差動回路や図１８の２：１セレクタコア回路の場合とは異なり、このエミッタフォロワー回路の出力に於いては出力終端抵抗を形成することは難しい。従って、このままの回路では広帯域インピーダンス整合を取ることが困難であり、好ましくない。
関連する技術として特許文献１には、図１６、図１７に示すようなカレントスイッチ差動回路とその出力を入力とするエミッタフォロワー回路とを有する半導体集積回路が記載されている。図１６、図１７において、カレントスイッチ差動回路１３の出力端子とエミッタフォロワー回路の入力端子がそれぞれ配線５、６を介して接続されている。この回路では該配線５、６の特性インピーダンスがそれぞれカレントスイッチ差動回路１３の出力インピーダンスまたはエミッタフォロワー回路１４の入力インピーダンスと所定の周波数範囲で整合するように構成している。このことによって、データ信号の歪の発生や周波数特性の利得ピーキングを抑制することが出来ることが記載されている。
また、特許文献２には、動作速度が高くなっても信号の反射や損失が生じないように、ＩＣチップの入力および出力と実装基板上の伝送路がインピーダンス整合され、かつＩＣチップの出力駆動電流を低減できる技術が記載されている。これにより高速かつ低消費電力の半導体装置を提供できるというものである。
また非特許文献１には、図１８のように２：１セレクタと差動分布型アンプが集積化されたドライバーＩＣが記載されている。２：１セレクタコア回路１５と差動分布型アンプ１１の間には広帯域インピーダンス整合が施されている。２：１セレクタコア回路１５の負荷抵抗Ｒ１、Ｒ２を前段回路の出力終端抵抗として使用して、差動分布型アンプの入力整合抵抗Ｒ２１、Ｒ２２を後段回路の入力終端抵抗として使用する。２：１セレクタコア回路１５と差動分布型アンプ１１の間の配線５、６の特性インピーダンスを後段回路の差動分布型アンプの入力インピーダンスと整合している。これにより、配線を接続した後段回路の差動分布型アンプの入力インピーダンスを、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：直流）から８０ＧＨｚまで一定とさせ、配線におけるデータ信号の歪の発生を抑制している。
素子の高性能化は、基本的には素子寸法の縮小によって得られている。電界効果トランジスタの場合にはゲート長の縮小、バイポーラトランジスタの場合にはベース厚やエミッタ幅の縮小によって電流利得遮断周波数の向上と、周辺部の縮小による寄生容量の低減により、トランジスタの高性能化が図られている。
また、トランジスタが微細化され、高性能化されてくると、チップ内の配線の寄生容量が問題になってくる。従って集積回路の高速化のために、トランジスタ間の配線遅延時間を減らすために配線長を短縮し高集積化が図られている。
しかしながら、回路のレイアウト上、全ての配線を短くするのは不可能である。またデータの信号速度が数ＧＨｚの高周波になると、短縮された配線においても配線長の影響が無視できなくなる。遅延時間を減らすために低寄生容量のエアーブリッジ配線などが使用されている。しかし配線のインダクタ成分のために回路内であってもデータ信号に歪みが生じてしまう。
論理回路の一種に「０」と「１」の値によって１ビットの情報を表現し、それを保持することができるフリップフロップ回路がある。フリップフロップ回路は基本的に一対のスイッチング素子から構成されている。フリップフロップから出力された情報はフリップフロップ自身にフィードバックされ、通電状態である限りにおいて情報を保持することができるようになっている。
図１９は、ＥＣＬ基本回路を用いたフリップフロップ回路１の構成例である。
図１９において、マスター回路２は、抵抗体Ｒ１、Ｒ２及びトランジスタＱ１、Ｑ２、Ｑ１８からなるデータ読込回路と、抵抗体Ｒ１、Ｒ２、トランジスタＱ３、Ｑ４、Ｑ９、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６からなるデータ保持用正帰還回路とを有する。更にマスター回路２は、トランジスタＱ１８、Ｑ９の共通エミッタに接続されたトランジスタＱ１２からなる電流源回路を有する。
また、スレーブ回路３は、抵抗体Ｒ３、Ｒ４及びトランジスタＱ５、Ｑ６、Ｑ１０からなるデータ読込回路と、抵抗体Ｒ３、Ｒ４、トランジスタＱ７、Ｑ８、Ｑ１１、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８からなるデータ保持用正帰還回路とを有する。更にスレーブ回路３は、トランジスタＱ１０、Ｑ１１の共通エミッタに接続されたトランジスタＱ１６からなる電流源回路を有する。
ＧＮＤはグランド端子、ＶＥＥは電源端子である。尚、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６と、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８は、それぞれエミッタフォロワー回路を構成する。係るフリップフロップ回路を前段回路として集積回路を形成した場合には、フリップフロップ回路１の出力は、エミッタフォロワー回路で構成されている。エミッタフォロワー回路は、データ保持用正帰還回路の電圧レベルシフト回路を構成している。
エミッタフォロワー回路はその特性上、抵抗体Ｒ７、Ｒ８の抵抗値を調整しても出力終端抵抗として働かせる事は出来ず、後段とのインピーダンス整合が取ることは出来ない。つまり、後述する図１６、図１７のカレントスイッチ差動回路や図１８の２：１セレクタコア回路の場合とは異なり、このエミッタフォロワー回路の出力に於いては出力終端抵抗を形成することは難しい。従って、このままの回路では後段との数十ＧＨｚに及ぶような広帯域インピーダンス整合を取ることが困難であり好ましくない。
また、光受信回路として、フォトダイオードが発生する低レベルの電流を実用的な電圧信号に変換するのに使用されるトランスインピーダンスアンプがある。
図２０に、差動型トランスインピーダンスアンプの回路構成例を示す。
図２０の差動型トランスインピーダンスアンプは、トランジスタＱ２２、Ｑ２３と負荷抵抗Ｒ１５、Ｒ１６と定電流源用トランジスタＱ２４から構成された差動増幅回路を有する。更に、差動型トランスインピーダンスアンプは、該差動増幅回路の出力端子に接続されたトランジスタＱ２５、Ｑ２６と負荷抵抗Ｒ１９、Ｒ２０からなるエミッタフォロワー回路を有する。更に、差動型トランスインピーダンスアンプは、該エミッタフォロワー回路の出力端子と上記差動増幅回路の入力端子との間に接続された帰還抵抗Ｒ１７、Ｒ１８を有する。ＧＮＤはグランド端子、Ｖｃｃは電源端子を表している。
係るトランスインピーダンスアンプを前段回路として集積回路を形成した場合には、トランスインピーダンスアンプの出力は、エミッタフォロワー回路で構成されている。
エミッタフォロワー回路はその特性上、抵抗体Ｒ１９、Ｒ２０の抵抗値を調整しても出力終端抵抗として働かせる事は出来ず、後段とのインピーダンス整合が取ることは出来ない。つまり、後述する図１６、図１７のカレントスイッチ差動回路や図１８の２：１セレクタコア回路の場合とは異なり、このエミッタフォロワー回路の出力に於いては出力終端抵抗を形成することは難しい。従って、このままの回路では広帯域インピーダンス整合を取ることが困難であり、好ましくない。
関連する技術として特許文献１には、図１６、図１７に示すようなカレントスイッチ差動回路とその出力を入力とするエミッタフォロワー回路とを有する半導体集積回路が記載されている。図１６、図１７において、カレントスイッチ差動回路１３の出力端子とエミッタフォロワー回路の入力端子がそれぞれ配線５、６を介して接続されている。この回路では該配線５、６の特性インピーダンスがそれぞれカレントスイッチ差動回路１３の出力インピーダンスまたはエミッタフォロワー回路１４の入力インピーダンスと所定の周波数範囲で整合するように構成している。このことによって、データ信号の歪の発生や周波数特性の利得ピーキングを抑制することが出来ることが記載されている。
また、特許文献２には、動作速度が高くなっても信号の反射や損失が生じないように、ＩＣチップの入力および出力と実装基板上の伝送路がインピーダンス整合され、かつＩＣチップの出力駆動電流を低減できる技術が記載されている。これにより高速かつ低消費電力の半導体装置を提供できるというものである。
また非特許文献１には、図１８のように２：１セレクタと差動分布型アンプが集積化されたドライバーＩＣが記載されている。２：１セレクタコア回路１５と差動分布型アンプ１１の間には広帯域インピーダンス整合が施されている。２：１セレクタコア回路１５の負荷抵抗Ｒ１、Ｒ２を前段回路の出力終端抵抗として使用して、差動分布型アンプの入力整合抵抗Ｒ２１、Ｒ２２を後段回路の入力終端抵抗として使用する。２：１セレクタコア回路１５と差動分布型アンプ１１の間の配線５、６の特性インピーダンスを後段回路の差動分布型アンプの入力インピーダンスと整合している。これにより、配線を接続した後段回路の差動分布型アンプの入力インピーダンスを、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：直流）から８０ＧＨｚまで一定とさせ、配線におけるデータ信号の歪の発生を抑制している。
Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ（ＲＦＩＣ）Ｓｙｍｐｏｓｉｕｍ，２００５．Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒｓ．２００５ ＩＥＥＥ Ｐａｇｅｓ：３２５−３２８
特許文献１に記載された技術は、カレントスイッチ差動回路とその出力段であるエミッタフォロワー回路との間のインピーダンス整合をとる技術である。従って、帰還回路としてのエミッタフォロワー回路を有するフリップフロップ回路やトランスインピーダンスアンプの出力と後段回路との間でインピーダンス整合を施すための技術ではない。
特許文献２に係る技術は、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）等の複数の半導体集積回路を含む半導体装置に関するものであり、単一の半導体集積回路内に於いて適用する技術ではない。
（発明の目的）
本発明の目的は、上記課題を解決すべく、次のような半導体集積回路を提供することを目的とする。即ち、前段回路の帰還増幅回路と後段回路が直接接続でき、かつ前段回路と後段回路の段間において、広帯域インピーダンス整合が形成できる半導体集積回路を提供する。即ち歪みや周波数特性の利得ピーキングを生じることなくデータ信号の増幅または伝達が可能な半導体集積回路を提供する。
特許文献２に係る技術は、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）等の複数の半導体集積回路を含む半導体装置に関するものであり、単一の半導体集積回路内に於いて適用する技術ではない。
（発明の目的）
本発明の目的は、上記課題を解決すべく、次のような半導体集積回路を提供することを目的とする。即ち、前段回路の帰還増幅回路と後段回路が直接接続でき、かつ前段回路と後段回路の段間において、広帯域インピーダンス整合が形成できる半導体集積回路を提供する。即ち歪みや周波数特性の利得ピーキングを生じることなくデータ信号の増幅または伝達が可能な半導体集積回路を提供する。
本発明の半導体集積回路は、第１の回路と、第１の回路に接続された第１の出力を有する第２の回路を有し、前記第１の出力と相似な信号である第２の出力が前記第１の回路と前記第２の回路との間から出力され、前記第１の回路と前記第２の回路との間からの出力インピーダンスと、前記第２の回路の後段に接続される回路の入力インピーダンスと、前記第２の出力と前記第２の回路の後段に接続される回路とを接続する配線の特性インピーダンスと、が互いに等しいことを特徴とする。
本発明の半導体集積回路のインピーダンス整合方法は、第１の回路と、第１の回路に接続された第１の出力を有する第２の回路を有する半導体集積回路に適用され、前記第１の出力と相似な信号である第２の出力が前記第１の回路と前記第２の回路との間から出力され、前記第１の回路と前記第２の回路との間からの出力インピーダンスと、前記第２の回路の後段に接続される回路の入力インピーダンスと、前記第２の出力と前記第２の回路の後段に接続される回路とを接続する配線の特性インピーダンスと、が互いに等しいことを特徴とする。
本発明の半導体集積回路のインピーダンス整合方法は、第１の回路と、第１の回路に接続された第１の出力を有する第２の回路を有する半導体集積回路に適用され、前記第１の出力と相似な信号である第２の出力が前記第１の回路と前記第２の回路との間から出力され、前記第１の回路と前記第２の回路との間からの出力インピーダンスと、前記第２の回路の後段に接続される回路の入力インピーダンスと、前記第２の出力と前記第２の回路の後段に接続される回路とを接続する配線の特性インピーダンスと、が互いに等しいことを特徴とする。
以上説明したように、本発明においては、上述の構成により、以下に記載するような効果を奏する。即ち、前段回路の帰還増幅回路と後段回路が直接接続でき、かつ前段回路と後段回路の段間において、広帯域インピーダンス整合が形成できる。従って、歪みや周波数特性の利得ピーキングを生じることなくデータ信号の増幅または伝達が可能な半導体集積回路を提供できる、という効果が得られる。
本発明は下記各実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で種々の変更を施すことが可能である。
（第１の実施の形態）
図１は、本発明の半導体集積回路の第１の実施形態を示す図であり、前段回路がフリップフロップ回路であり、当該フリップフロップ回路の後段に差動対からなる差動増幅回路の構成例について示す。
図１のフリップフロップ回路１は、バイポーラトランジスタによる回路構成を示す。
マスター回路２は、抵抗体Ｒ１、Ｒ２及びトランジスタＱ１、Ｑ２、Ｑ２３からなるデータ読込回路を有する。更に、マスター回路２は、抵抗体Ｒ１、Ｒ２、トランジスタＱ３、Ｑ４、Ｑ９からなるデータ保持用回路と、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６のエミッタフォロワー回路からなるデータ保持用正帰還回路と、を有する。更に、マスター回路２は、トランジスタＱ２３、Ｑ９の共通エミッタに接続されたトランジスタＱ１２からなる電流源回路を有する。
スレーブ回路３は、抵抗体Ｒ３、Ｒ４及びトランジスタＱ５、Ｑ６、Ｑ１０からなるデータ読込回路を有する。更に、スレーブ回路３は、抵抗体Ｒ３、Ｒ４、トランジスタＱ７、Ｑ８、Ｑ１１からなるデータ保持用回路と、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８のエミッタフォロワー回路からなるデータ保持用正帰還回路と、を有する。更にスレーブ回路３は、トランジスタＱ１０、Ｑ１１の共通エミッタに接続されたトランジスタＱ１３からなる電流源回路を有する。ＧＮＤはグランド端子、ＶＥＥは電源端子を表す。
後段の差動増幅回路４は、図１に示すように後段の入力終端抵抗となる入力抵抗Ｒ９、Ｒ１０、エミッタフォロワー回路の入力用トランジスタＱ１８、Ｑ１９、エミッタフォロワー回路の負荷抵抗Ｒ１１、Ｒ１２、差動回路の駆動トランジスタＱ２２、Ｑ２０を有する。更に、後段の差動増幅回路４は、差動回路の負荷抵抗Ｒ１３、Ｒ１４、差動回路の定電流源用トランジスタＱ２１を有する。
フリップフロップ回路１のスレーブ回路３の出力は、データ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路入力との間から引き出されて出力され、差動増幅回路のエミッタフォロワー回路に入力されている。
ここで、フリップフロップ回路１と差動増幅回路４間のインピーダンスの整合例について説明する。フリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４は、前段回路の出力終端抵抗として働き、差動増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０は、後段回路の入力終端抵抗として働く。
差動増幅回路４の入力端子から見た入力インピーダンスを図２に示す。図２は、一例として、差動増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０に５０Ωの抵抗値を用いた場合の差動増幅回路４の入力インピーダンスを示している。図２によると、差動増幅回路４の入力インピーダンスは、ＤＣから７０ＧＨｚまでほぼ５０Ωである。
フリップフロップ回路１と差動増幅回路４の間の配線５、６は、例えば図３に示すように、第１の配線層を接地導体８として、その上に厚さ３μｍのＳｉＯ２の層間絶縁膜９を介して、厚さ１μｍで幅５μｍの第２の配線層７を用いて形成して接続されている。この配線はマイクロストリップ線路配線となり、その特性インピーダンスは約５０Ωとなる。説明のために配線５、６の一例を記載したが、配線５、６はこの構成に限定されない。
上記の理由により、差動増幅回路４の入力インピーダンスと配線５、６の特性インピーダンスは、整合することになる。図４は、プリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４の入力端から見た差動増幅回路４の入力インピーダンスの周波数特性を示す。一例として、スレーブ回路の差動対負荷抵抗Ｒ３、Ｒ４には５０Ωの抵抗値を用いている。
図４からわかるように、配線５、６接続後差動増幅回路４の入力インピーダンスは、ＤＣから７０ＧＨｚまでほぼ２５Ωで一定である。なお２５Ωという値はスレーブ回路の差動対負荷抵抗Ｒ３、Ｒ４の５０Ωと差動増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０の５０Ωとが並列接続されていることと見なせることによる値である。
差動増幅回路４の入力インピーダンスが広帯域であり、差動増幅回路４の入力端子から見た入力インピーダンスが広帯域となるので、周波数特性に利得ピーキングが発生しない。よって、データ信号に歪み生じることなく正しくデータ信号の増幅または伝達できる。
以上のように、本実施形態ではフリップフロップ回路のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路入力との間から後段回路への出力を行う。
前段回路の出力終端抵抗として働いているフリップフロップ回路１のスレーブ回路３の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の入力インピーダンスと段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
なお、本実施形態では後段への出力箇所はフリップフロップ回路のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路入力との間としている。しかし、下記の条件を満たす箇所であれば、回路の他の箇所から出力を取り出すとしてもよい。
ｉ）出力インピーダンスが後段の入力インピーダンス及び後段入力との間の配線の特性インピーダンスと同じである。
ｉｉ）出力インピーダンスが信号の持つ周波数帯域で一定となる。
ｉｉｉ）次段に伝送しようとする信号と同等の信号（相似な信号）が取り出せる。
また、本実施形態においては、バイポーラトランジスタを用いた場合について説明した。しかし、ＧａＡｓ（ガリウム砒素）の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの他のデバイスを用いた集積回路においても同様に構成することができる。また、本実施形態において説明のためマスター回路を記載したが、マスター回路は必ずしも必要ではない。マスター回路の構成については種々の設計変更が可能である。
（第２の実施の形態）
図５は、本発明の半導体集積回路の第２の形態を示す図であり、前段回路が差動型トランスインピーダンスアンプであり、当該差動型トランスインピーダンスアンプの後段に出力増幅回路を配置した構成例について示す。図５の差動型トランスインピーダンスアンプは、バイポーラトランジスタによる回路構成を示している。
図５の差動型トランスインピーダンスアンプは、トランジスタＱ２７、Ｑ２３と負荷抵抗Ｒ１５、Ｒ１６と定電流源用トランジスタＱ２４から構成された差動増幅回路を有する。更に、図５の差動型トランスインピーダンスアンプは、この差動増幅回路の出力端子に接続されたトランジスタＱ２５、Ｑ２６と負荷抵抗Ｒ１９、Ｒ２０からなるエミッタフォロワー回路とを有する。更に、図５の差動型トランスインピーダンスアンプは、該エミッタフォロワー回路の出力端子と上記差動増幅回路の入力端子との間に接続された帰還抵抗Ｒ１７、Ｒ１８を有する。ＧＮＤはグランド端子、ＶＣＣは電源端子を表す。
後段の出力増幅回路４は、図５に示すように後段の入力終端抵抗となる入力抵抗Ｒ９、Ｒ１０、エミッタフォロワー回路の入力用トランジスタＱ１８、Ｑ１９、とを有する。更に、後段の出力増幅回路４は、エミッタフォロワー回路の負荷抵抗Ｒ１１、Ｒ１２、増幅回路の駆動トランジスタＱ２０、Ｑ２１、増幅回路の負荷抵抗Ｒ１３、Ｒ１４、電流源用トランジスタＱ２２から構成される。
差動トランスインピーダンスアンプ１０の出力は、差動トランスインピーダンスアンプ１０の差動増幅回路とトランジスタＱ２５、Ｑ２６からなるエミッタフォロワー回路との間から引き出されて出力され、出力増幅回路４のエミッタフォロワー回路に入力されている。
ここで、差動トランスインピーダンスアンプ１０と出力増幅回路４間のインピーダンスの整合例について説明する。差動トランスインピーダンスアンプ１０の差動増幅回路の負荷抵抗Ｒ１５、Ｒ１６は、前段回路の出力終端抵抗として働き、出力増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０は、後段回路の入力終端抵抗として働く。
差動トランスインピーダンスアンプ１０の出力端子から見た出力インピーダンスの周波数特性を図６に示す。図６は、一例として、差動トランスインピーダンスアンプの差動対負荷抵抗Ｒ１５、Ｒ１６に８０Ωの抵抗値を用いた場合の差動トランスインピーダンスアンプの出力インピーダンスを示している。図６によると、差動トランスインピーダンスアンプ１０の出力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ８０Ωである。また、出力増幅回路４の入力端子から見た入力インピーダンスの周波数特性を図７に示す。ここでは一例として、出力増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０に８０Ωの抵抗値を用いている。この場合、出力増幅回路４の入力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ８０Ωである。
差動トランスインピーダンスアンプ１０と出力増幅回路４の間の配線５、６は、例えば図３に示される。配線は、第１の配線層を接地導体８として、その上に厚さ７μｍのＳｉＯ２の層間絶縁膜９を介して、厚さ２．８μｍで幅４μｍの第２の配線層７を用いて形成される。この配線はマイクロストリップ線路配線となり、その特性インピーダンスは約８０Ωとなる。説明のために配線５、６の一例を記載したが、配線５、６はこの構成に限定されない。
上記の理由により、差動トランスインピーダンスアンプ１０の出力インピーダンスと出力増幅回路４の入力インピーダンスと配線５、６の特性インピーダンスは、三者共に整合することになる。従って周波数特性に利得ピーキングを発生せずに、またデータ信号に歪みを生じることなく正しくデータ信号を増幅し伝達できる。
以上のように、本実施形態では差動トランスインピーダンスアンプの差動増幅回路とトランジスタＱ２５、Ｑ２６からなるエミッタフォロワー回路との間から後段回路への出力を行う。
前段回路の出力終端抵抗として働いている差動トランスインピーダンスアンプ１０の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の入力インピーダンスと段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
なお、本実施形態では後段への出力箇所は差動トランスインピーダンスアンプの差動増幅回路とトランジスタＱ２５、Ｑ２６からなるエミッタフォロワー回路との間としている。しかし、下記の条件を満たす箇所であれば、回路の他の箇所から出力を取り出すとしてもよい。
ｉ）出力インピーダンスが後段の入力インピーダンス及び後段入力との間の配線の特性インピーダンスと同じである。
ｉｉ）出力インピーダンスが信号の持つ周波数帯域で一定となる。
ｉｉｉ）次段に伝送しようとする信号と同等の信号（相似な信号）が取り出せる。
また本実施形態においては、バイポーラトランジスタを用いた場合について説明したが、ＧａＡｓの電界効果トランジスタ（ＦＥＴ）やＭＯＳなどの他のデバイスを用いた集積回路においても同様に構成することができる。
（第３の実施の形態）
図８は、本発明の半導体集積回路の第３の形態を示す図であり、前段回路がフリップフロップ回路であり、当該フリップフロップ回路の後段に差動分布型アンプを配置した構成例について示す。図８のフリップフロップ回路１は、バイポーラトランジスタによる回路構成を示している。
マスター回路２は、抵抗体Ｒ１、Ｒ２及びトランジスタＱ１、Ｑ２、Ｑ１８からなるデータ読込回路を有する。更にマスター回路２は、抵抗体Ｒ１、Ｒ２、トランジスタＱ３、Ｑ４、Ｑ９からなるデータ保持回路と、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６のエミッタフォロワー回路からなるデータ保持用正帰還回路とを有する。更にマスター回路２は、トランジスタＱ８、Ｑ９の共通エミッタに接続されたトランジスタＱ１２からなる電流源回路を有する。
スレーブ回路３は、抵抗体Ｒ３、Ｒ４及びトランジスタＱ５、Ｑ６、Ｑ１０からなるデータ読込回路を有する。更にスレーブ回路３は、抵抗体Ｒ３、Ｒ４、トランジスタＱ７、Ｑ８、Ｑ１１からなるデータ保持回路と、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８のエミッタフォロワー回路からなるデータ保持用正帰還回路とを有する。更にスレーブ回路３は、トランジスタＱ１０、Ｑ１１の共通エミッタに接続されたトランジスタＱ１３からなる電流源回路を有する。ＧＮＤはグランド端子、ＶＥＥは電源端子を表す。
後段の差動分布型アンプ１１は、図８に示すように、入力側分布定数伝送線路Ｔ２、入力終端抵抗Ｒ２１、Ｒ２２、出力側分布定数伝送線路Ｔ１、出力終端抵抗Ｒ２３、Ｒ２４、４段の単位差動増幅回路１２から構成されている。単位差動増幅回路１２は、図９に示すように２段のエミッタフォロワー回路とカスコード型差動回路から差動構成されている。
フリップフロップ回路１のスレーブ回路３の出力は、スレーブ回路３のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路との間から引き出されて出力され、差動分布型アンプ１１に入力されている。
ここで、フリップフロップ回路１と差動分布型アンプ１１間のインピーダンスの整合例について説明する。フリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４は、前段回路の出力終端抵抗として働き、差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２は、後段回路の入力終端抵抗として働く。
差動分布型アンプ１１の入力端子から見た入力インピーダンスの周波数特性を図１０に示す。差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２に５０Ωの抵抗値を用いると、差動分布型アンプ１１の入力インピーダンスは、ＤＣから６０ＧＨｚまでほぼ５０Ωである。
フリップフロップ回路１と差動分布型アンプ１１の間の配線５、６は、５０Ωの特性インピーダンスを持つ長さ５００μｍのコプレーナ線路を用いている。従って、差動分布型アンプ１１の入力インピーダンスと配線５、６の特性インピーダンスは、整合することになる。
図１１は、プリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４の入力端から見た差動分布型アンプ１１の入力インピーダンスの周波数特性を示す。スレーブ回路の差動対負荷抵抗Ｒ３、Ｒ４には５０Ωの抵抗値を用いている。図１１からわかるように、配線５、６接続後差動分布型アンプ１１の入力インピーダンスは、ＤＣから６０ＧＨｚまでほぼ２５Ωで一定である。従って、周波数特性に利得ピーキングを発生せずに、またデータ信号に歪みを生じることなく正しくデータ信号の増幅または伝達できる。
以上のように、本実施形態ではフリップフロップ回路のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路との間から後段回路への出力を行う。前段回路の出力終端抵抗として働いているフリップフロップ回路１のスレーブ回路３の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の差動分布型アンプの入力インピーダンスと直接接続ができ、かつ段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
本形態においては、バイポーラトランジスタを用いた場合について説明したが、ＧａＡｓの電界効果トランジスタ（ＦＥＴ）やＭＯＳなどの他のデバイスを用いた集積回路においても同様に構成することができる。
（第４の実施の形態）
図１２は、本発明の半導体集積回路の第４の形態を示す図であり、前段回路が差動トランスインピーダンスアンプであり、当該差動トランスインピーダンスアンプの後段に差動分布型増幅器の構成例について示す。図１２の差動型トランスインピーダンスアンプは、バイポーラトランジスタによる回路構成を採用している。
図１２に示すように、差動型トランスインピーダンスアンプは、トランジスタＱ２２、Ｑ２３と負荷抵抗Ｒ１５、Ｒ１６と定電流源用トランジスタＱ２４から構成された差動増幅回路を有している。更に差動型トランスインピーダンスアンプは、この差動増幅回路の出力端子に接続されたトランジスタＱ２５、Ｑ２６と負荷抵抗Ｒ１９、Ｒ２０からなるエミッタフォロワー回路を有している。更に差動型トランスインピーダンスアンプは、該エミッタフォロワー回路の出力端子と上記差動増幅回路の入力端子との間に接続された帰還抵抗Ｒ１７、Ｒ１８を有する。ＧＮＤはグランド端子、ＶＣＣは電源端子を表す。
後段の差動分布型アンプ１１は、図１２に示すように、入力側分布定数伝送線路Ｔ２、入力終端抵抗Ｒ２１、Ｒ２２、出力側分布定数伝送線路Ｔ１、出力終端抵抗Ｒ２３、Ｒ２４、４段の単位差動増幅回路１２から構成されている。単位差動増幅回路１２は、図１３に示すように２段のエミッタフォロワー回路と差動回路から構成されている。
差動トランスインピーダンスアンプ１０の出力は、差動トランスインピーダンスアンプ１０の差動増幅回路と、エミッタフォロワー回路との間から引き出されて出力され、差動分布型アンプ１１に入力されている。
ここで、差動トランスインピーダンスアンプ１０と差動分布型アンプ１１間のインピーダンスの整合例について説明する。差動トランスインピーダンスアンプ１０の差動増幅回路の負荷抵抗Ｒ１５、Ｒ１６は、前段回路の出力終端抵抗として働き、差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２は、後段回路の入力終端抵抗として働く。差動トランスインピーダンスアンプ１０の出力端子から見た出力インピーダンスの周波数特性を図１４に示す。差動トランスインピーダンスアンプの差動対負荷抵抗Ｒ１５、Ｒ１６に８０Ωの抵抗値を用いると、差動トランスインピーダンスアンプ１０の出力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ８０Ωである。また、差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２に８０Ωの抵抗値を用いると、差動分布型アンプ１１の入力インピーダンスは、ＤＣから６０ＧＨｚまでほぼ４０Ωである。差動トランスインピーダンスアンプ１０と差動分布型アンプ１１の間の配線５、６は、８０Ωの特性インピーダンスを持つ長さ１ｍｍのコプレーナ線路を用いている。従って、差動分布型アンプ１１の入力インピーダンスと配線５、６の特性インピーダンスは、整合することになる。
よって、差動トランスインピーダンスアンプ１０の出力インピーダンスと差動分布型アンプ１１の入力インピーダンスと配線５、６の特性インピーダンスは、三者共に整合することになる。従って周波数特性に利得ピーキングを発生せずに、またデータ信号に歪みを生じることなく正しくデータ信号を増幅し伝達できる。図１５には、差動トランスインピーダンスアンプ１０の差動回路の負荷抵抗Ｒ１５、Ｒ１６の入力端から見た差動分布型アンプ１１の入力インピーダンスを示す。図１５からわかるように、配線５、６接続後差動分布型アンプ１１の入力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ４０Ωで一定である。
以上のように、差動トランスインピーダンスアンプの差動増幅回路と、エミッタフォロワー回路との間から引き出されて出力する。
前段回路の出力終端抵抗として働いている差動トランスインピーダンスアンプ１０の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の差動分布型アンプの入力インピーダンスと直接接続ができ、かつ段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
なお、本実施形態では後段への出力箇所は差動トランスインピーダンスアンプの差動増幅回路と、エミッタフォロワー回路との間としている。しかし、下記の条件を満たす箇所であれば、回路の他の箇所から出力を取り出すとしてもよい。
ｉ）出力インピーダンスが後段の入力インピーダンス及び後段入力との間の配線の特性インピーダンスと同じである。
ｉｉ）出力インピーダンスが信号の持つ周波数帯域で一定となる。
ｉｉｉ）次段に伝送しようとする信号と同等の信号（相似な信号）が取り出せる。
また、本実施形態においては、バイポーラトランジスタを用いた場合について説明したが、ＧａＡｓの電界効果トランジスタ（ＦＥＴ）やＭＯＳなどの他のデバイスを用いた集積回路においても同様に構成することができる。
（第５の実施形態）
次に、本発明を実施するための第５の実施形態について説明する。
図２１は本発明の第５の実施形態の半導体集積回路である。
本実施形態の半導体集積回路２１０１は、第１の回路２１０２と、第１の回路に接続された第１の出力２１０４を有する第２の回路２１０３を有する。更に、半導体集積回路２１０１においては、前記第１の出力と相似な信号である第２の出力２１０５が前記第１の回路と前記第２の回路との間から出力される。
本実施形態の半導体集積回路２１０１は、以下のような特徴を有する。前記第１の回路と第２の回路との間からの出力インピーダンスと、前記第２の回路の後段に接続される回路の入力インピーダンスと、前記第２の出力と前記第２の回路の後段に接続される回路とを接続する配線の特性インピーダンスと、が互いに等しい。
以上説明した第５の実施形態では、次のような半導体集積回路を提供することができる。即ち、前段回路の帰還増幅回路と後段回路が直接接続でき、かつ前段回路と後段回路の段間において、広帯域インピーダンス整合が形成できる。従って、歪みや周波数特性の利得ピーキングを生じることなくデータ信号の増幅または伝達が可能な半導体集積回路を提供する。
（第６の実施形態）
次に、本発明を実施するための第６の実施形態について説明する。
図２２は本発明の第６の実施形態の半導体集積回路である。
本実施形態の半導体集積回路２２０１は、第１の回路２２１０と、第１の回路とは異なる第２の回路２２２０と、前記第１の回路と前記第２の回路とを接続する配線２２０２とを備える半導体集積回路である。
前記第１の回路２２１０は、入力部と出力部とを備える第３の回路２２１１と、入力部と出力部とを備える帰還回路２２１２と、負荷抵抗２２１３とを有し、前記帰還回路の出力部と前記第３の回路の入力部とが接続される。
更に前記負荷抵抗と前記帰還回路の入力部と前記第３の回路の出力部とが接続される。
前記第２の回路２２２０は、第４の回路２２２１と、前記第４の回路と接続された終端抵抗２２２２と、を有する。前記配線の一端が前記負荷抵抗に接続され、且つ前記配線の他端が前記終端抵抗に接続されることにより、前記第１の回路の出力インピーダンスと前記第２の回路の入力インピーダンスと配線の特性インピーダンスとの整合がなされている。
以上説明した第６の実施形態では、次のような半導体集積回路を提供することができる。即ち、前段回路の帰還増幅回路と後段回路が直接接続でき、かつ前段回路と後段回路の段間において、広帯域インピーダンス整合が形成できる。従って、歪みや周波数特性の利得ピーキングを生じることなくデータ信号の増幅または伝達が可能な半導体集積回路を提供する。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２０１１年４月１１日に出願された日本出願特願２０１１−０８７４１８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
（第１の実施の形態）
図１は、本発明の半導体集積回路の第１の実施形態を示す図であり、前段回路がフリップフロップ回路であり、当該フリップフロップ回路の後段に差動対からなる差動増幅回路の構成例について示す。
図１のフリップフロップ回路１は、バイポーラトランジスタによる回路構成を示す。
マスター回路２は、抵抗体Ｒ１、Ｒ２及びトランジスタＱ１、Ｑ２、Ｑ２３からなるデータ読込回路を有する。更に、マスター回路２は、抵抗体Ｒ１、Ｒ２、トランジスタＱ３、Ｑ４、Ｑ９からなるデータ保持用回路と、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６のエミッタフォロワー回路からなるデータ保持用正帰還回路と、を有する。更に、マスター回路２は、トランジスタＱ２３、Ｑ９の共通エミッタに接続されたトランジスタＱ１２からなる電流源回路を有する。
スレーブ回路３は、抵抗体Ｒ３、Ｒ４及びトランジスタＱ５、Ｑ６、Ｑ１０からなるデータ読込回路を有する。更に、スレーブ回路３は、抵抗体Ｒ３、Ｒ４、トランジスタＱ７、Ｑ８、Ｑ１１からなるデータ保持用回路と、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８のエミッタフォロワー回路からなるデータ保持用正帰還回路と、を有する。更にスレーブ回路３は、トランジスタＱ１０、Ｑ１１の共通エミッタに接続されたトランジスタＱ１３からなる電流源回路を有する。ＧＮＤはグランド端子、ＶＥＥは電源端子を表す。
後段の差動増幅回路４は、図１に示すように後段の入力終端抵抗となる入力抵抗Ｒ９、Ｒ１０、エミッタフォロワー回路の入力用トランジスタＱ１８、Ｑ１９、エミッタフォロワー回路の負荷抵抗Ｒ１１、Ｒ１２、差動回路の駆動トランジスタＱ２２、Ｑ２０を有する。更に、後段の差動増幅回路４は、差動回路の負荷抵抗Ｒ１３、Ｒ１４、差動回路の定電流源用トランジスタＱ２１を有する。
フリップフロップ回路１のスレーブ回路３の出力は、データ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路入力との間から引き出されて出力され、差動増幅回路のエミッタフォロワー回路に入力されている。
ここで、フリップフロップ回路１と差動増幅回路４間のインピーダンスの整合例について説明する。フリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４は、前段回路の出力終端抵抗として働き、差動増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０は、後段回路の入力終端抵抗として働く。
差動増幅回路４の入力端子から見た入力インピーダンスを図２に示す。図２は、一例として、差動増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０に５０Ωの抵抗値を用いた場合の差動増幅回路４の入力インピーダンスを示している。図２によると、差動増幅回路４の入力インピーダンスは、ＤＣから７０ＧＨｚまでほぼ５０Ωである。
フリップフロップ回路１と差動増幅回路４の間の配線５、６は、例えば図３に示すように、第１の配線層を接地導体８として、その上に厚さ３μｍのＳｉＯ２の層間絶縁膜９を介して、厚さ１μｍで幅５μｍの第２の配線層７を用いて形成して接続されている。この配線はマイクロストリップ線路配線となり、その特性インピーダンスは約５０Ωとなる。説明のために配線５、６の一例を記載したが、配線５、６はこの構成に限定されない。
上記の理由により、差動増幅回路４の入力インピーダンスと配線５、６の特性インピーダンスは、整合することになる。図４は、プリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４の入力端から見た差動増幅回路４の入力インピーダンスの周波数特性を示す。一例として、スレーブ回路の差動対負荷抵抗Ｒ３、Ｒ４には５０Ωの抵抗値を用いている。
図４からわかるように、配線５、６接続後差動増幅回路４の入力インピーダンスは、ＤＣから７０ＧＨｚまでほぼ２５Ωで一定である。なお２５Ωという値はスレーブ回路の差動対負荷抵抗Ｒ３、Ｒ４の５０Ωと差動増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０の５０Ωとが並列接続されていることと見なせることによる値である。
差動増幅回路４の入力インピーダンスが広帯域であり、差動増幅回路４の入力端子から見た入力インピーダンスが広帯域となるので、周波数特性に利得ピーキングが発生しない。よって、データ信号に歪み生じることなく正しくデータ信号の増幅または伝達できる。
以上のように、本実施形態ではフリップフロップ回路のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路入力との間から後段回路への出力を行う。
前段回路の出力終端抵抗として働いているフリップフロップ回路１のスレーブ回路３の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の入力インピーダンスと段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
なお、本実施形態では後段への出力箇所はフリップフロップ回路のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路入力との間としている。しかし、下記の条件を満たす箇所であれば、回路の他の箇所から出力を取り出すとしてもよい。
ｉ）出力インピーダンスが後段の入力インピーダンス及び後段入力との間の配線の特性インピーダンスと同じである。
ｉｉ）出力インピーダンスが信号の持つ周波数帯域で一定となる。
ｉｉｉ）次段に伝送しようとする信号と同等の信号（相似な信号）が取り出せる。
また、本実施形態においては、バイポーラトランジスタを用いた場合について説明した。しかし、ＧａＡｓ（ガリウム砒素）の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの他のデバイスを用いた集積回路においても同様に構成することができる。また、本実施形態において説明のためマスター回路を記載したが、マスター回路は必ずしも必要ではない。マスター回路の構成については種々の設計変更が可能である。
（第２の実施の形態）
図５は、本発明の半導体集積回路の第２の形態を示す図であり、前段回路が差動型トランスインピーダンスアンプであり、当該差動型トランスインピーダンスアンプの後段に出力増幅回路を配置した構成例について示す。図５の差動型トランスインピーダンスアンプは、バイポーラトランジスタによる回路構成を示している。
図５の差動型トランスインピーダンスアンプは、トランジスタＱ２７、Ｑ２３と負荷抵抗Ｒ１５、Ｒ１６と定電流源用トランジスタＱ２４から構成された差動増幅回路を有する。更に、図５の差動型トランスインピーダンスアンプは、この差動増幅回路の出力端子に接続されたトランジスタＱ２５、Ｑ２６と負荷抵抗Ｒ１９、Ｒ２０からなるエミッタフォロワー回路とを有する。更に、図５の差動型トランスインピーダンスアンプは、該エミッタフォロワー回路の出力端子と上記差動増幅回路の入力端子との間に接続された帰還抵抗Ｒ１７、Ｒ１８を有する。ＧＮＤはグランド端子、ＶＣＣは電源端子を表す。
後段の出力増幅回路４は、図５に示すように後段の入力終端抵抗となる入力抵抗Ｒ９、Ｒ１０、エミッタフォロワー回路の入力用トランジスタＱ１８、Ｑ１９、とを有する。更に、後段の出力増幅回路４は、エミッタフォロワー回路の負荷抵抗Ｒ１１、Ｒ１２、増幅回路の駆動トランジスタＱ２０、Ｑ２１、増幅回路の負荷抵抗Ｒ１３、Ｒ１４、電流源用トランジスタＱ２２から構成される。
差動トランスインピーダンスアンプ１０の出力は、差動トランスインピーダンスアンプ１０の差動増幅回路とトランジスタＱ２５、Ｑ２６からなるエミッタフォロワー回路との間から引き出されて出力され、出力増幅回路４のエミッタフォロワー回路に入力されている。
ここで、差動トランスインピーダンスアンプ１０と出力増幅回路４間のインピーダンスの整合例について説明する。差動トランスインピーダンスアンプ１０の差動増幅回路の負荷抵抗Ｒ１５、Ｒ１６は、前段回路の出力終端抵抗として働き、出力増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０は、後段回路の入力終端抵抗として働く。
差動トランスインピーダンスアンプ１０の出力端子から見た出力インピーダンスの周波数特性を図６に示す。図６は、一例として、差動トランスインピーダンスアンプの差動対負荷抵抗Ｒ１５、Ｒ１６に８０Ωの抵抗値を用いた場合の差動トランスインピーダンスアンプの出力インピーダンスを示している。図６によると、差動トランスインピーダンスアンプ１０の出力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ８０Ωである。また、出力増幅回路４の入力端子から見た入力インピーダンスの周波数特性を図７に示す。ここでは一例として、出力増幅回路４のエミッタフォロワー回路の入力抵抗Ｒ９、Ｒ１０に８０Ωの抵抗値を用いている。この場合、出力増幅回路４の入力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ８０Ωである。
差動トランスインピーダンスアンプ１０と出力増幅回路４の間の配線５、６は、例えば図３に示される。配線は、第１の配線層を接地導体８として、その上に厚さ７μｍのＳｉＯ２の層間絶縁膜９を介して、厚さ２．８μｍで幅４μｍの第２の配線層７を用いて形成される。この配線はマイクロストリップ線路配線となり、その特性インピーダンスは約８０Ωとなる。説明のために配線５、６の一例を記載したが、配線５、６はこの構成に限定されない。
上記の理由により、差動トランスインピーダンスアンプ１０の出力インピーダンスと出力増幅回路４の入力インピーダンスと配線５、６の特性インピーダンスは、三者共に整合することになる。従って周波数特性に利得ピーキングを発生せずに、またデータ信号に歪みを生じることなく正しくデータ信号を増幅し伝達できる。
以上のように、本実施形態では差動トランスインピーダンスアンプの差動増幅回路とトランジスタＱ２５、Ｑ２６からなるエミッタフォロワー回路との間から後段回路への出力を行う。
前段回路の出力終端抵抗として働いている差動トランスインピーダンスアンプ１０の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の入力インピーダンスと段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
なお、本実施形態では後段への出力箇所は差動トランスインピーダンスアンプの差動増幅回路とトランジスタＱ２５、Ｑ２６からなるエミッタフォロワー回路との間としている。しかし、下記の条件を満たす箇所であれば、回路の他の箇所から出力を取り出すとしてもよい。
ｉ）出力インピーダンスが後段の入力インピーダンス及び後段入力との間の配線の特性インピーダンスと同じである。
ｉｉ）出力インピーダンスが信号の持つ周波数帯域で一定となる。
ｉｉｉ）次段に伝送しようとする信号と同等の信号（相似な信号）が取り出せる。
また本実施形態においては、バイポーラトランジスタを用いた場合について説明したが、ＧａＡｓの電界効果トランジスタ（ＦＥＴ）やＭＯＳなどの他のデバイスを用いた集積回路においても同様に構成することができる。
（第３の実施の形態）
図８は、本発明の半導体集積回路の第３の形態を示す図であり、前段回路がフリップフロップ回路であり、当該フリップフロップ回路の後段に差動分布型アンプを配置した構成例について示す。図８のフリップフロップ回路１は、バイポーラトランジスタによる回路構成を示している。
マスター回路２は、抵抗体Ｒ１、Ｒ２及びトランジスタＱ１、Ｑ２、Ｑ１８からなるデータ読込回路を有する。更にマスター回路２は、抵抗体Ｒ１、Ｒ２、トランジスタＱ３、Ｑ４、Ｑ９からなるデータ保持回路と、トランジスタＱ１４、Ｑ１５及び抵抗体Ｒ５、Ｒ６のエミッタフォロワー回路からなるデータ保持用正帰還回路とを有する。更にマスター回路２は、トランジスタＱ８、Ｑ９の共通エミッタに接続されたトランジスタＱ１２からなる電流源回路を有する。
スレーブ回路３は、抵抗体Ｒ３、Ｒ４及びトランジスタＱ５、Ｑ６、Ｑ１０からなるデータ読込回路を有する。更にスレーブ回路３は、抵抗体Ｒ３、Ｒ４、トランジスタＱ７、Ｑ８、Ｑ１１からなるデータ保持回路と、トランジスタＱ１６、Ｑ１７及び抵抗体Ｒ７、Ｒ８のエミッタフォロワー回路からなるデータ保持用正帰還回路とを有する。更にスレーブ回路３は、トランジスタＱ１０、Ｑ１１の共通エミッタに接続されたトランジスタＱ１３からなる電流源回路を有する。ＧＮＤはグランド端子、ＶＥＥは電源端子を表す。
後段の差動分布型アンプ１１は、図８に示すように、入力側分布定数伝送線路Ｔ２、入力終端抵抗Ｒ２１、Ｒ２２、出力側分布定数伝送線路Ｔ１、出力終端抵抗Ｒ２３、Ｒ２４、４段の単位差動増幅回路１２から構成されている。単位差動増幅回路１２は、図９に示すように２段のエミッタフォロワー回路とカスコード型差動回路から差動構成されている。
フリップフロップ回路１のスレーブ回路３の出力は、スレーブ回路３のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路との間から引き出されて出力され、差動分布型アンプ１１に入力されている。
ここで、フリップフロップ回路１と差動分布型アンプ１１間のインピーダンスの整合例について説明する。フリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４は、前段回路の出力終端抵抗として働き、差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２は、後段回路の入力終端抵抗として働く。
差動分布型アンプ１１の入力端子から見た入力インピーダンスの周波数特性を図１０に示す。差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２に５０Ωの抵抗値を用いると、差動分布型アンプ１１の入力インピーダンスは、ＤＣから６０ＧＨｚまでほぼ５０Ωである。
フリップフロップ回路１と差動分布型アンプ１１の間の配線５、６は、５０Ωの特性インピーダンスを持つ長さ５００μｍのコプレーナ線路を用いている。従って、差動分布型アンプ１１の入力インピーダンスと配線５、６の特性インピーダンスは、整合することになる。
図１１は、プリップフロップ回路１のスレーブ回路３の差動対負荷抵抗Ｒ３、Ｒ４の入力端から見た差動分布型アンプ１１の入力インピーダンスの周波数特性を示す。スレーブ回路の差動対負荷抵抗Ｒ３、Ｒ４には５０Ωの抵抗値を用いている。図１１からわかるように、配線５、６接続後差動分布型アンプ１１の入力インピーダンスは、ＤＣから６０ＧＨｚまでほぼ２５Ωで一定である。従って、周波数特性に利得ピーキングを発生せずに、またデータ信号に歪みを生じることなく正しくデータ信号の増幅または伝達できる。
以上のように、本実施形態ではフリップフロップ回路のデータ読込回路の差動対と、データ保持用正帰還回路のエミッタフォロワー回路との間から後段回路への出力を行う。前段回路の出力終端抵抗として働いているフリップフロップ回路１のスレーブ回路３の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の差動分布型アンプの入力インピーダンスと直接接続ができ、かつ段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
本形態においては、バイポーラトランジスタを用いた場合について説明したが、ＧａＡｓの電界効果トランジスタ（ＦＥＴ）やＭＯＳなどの他のデバイスを用いた集積回路においても同様に構成することができる。
（第４の実施の形態）
図１２は、本発明の半導体集積回路の第４の形態を示す図であり、前段回路が差動トランスインピーダンスアンプであり、当該差動トランスインピーダンスアンプの後段に差動分布型増幅器の構成例について示す。図１２の差動型トランスインピーダンスアンプは、バイポーラトランジスタによる回路構成を採用している。
図１２に示すように、差動型トランスインピーダンスアンプは、トランジスタＱ２２、Ｑ２３と負荷抵抗Ｒ１５、Ｒ１６と定電流源用トランジスタＱ２４から構成された差動増幅回路を有している。更に差動型トランスインピーダンスアンプは、この差動増幅回路の出力端子に接続されたトランジスタＱ２５、Ｑ２６と負荷抵抗Ｒ１９、Ｒ２０からなるエミッタフォロワー回路を有している。更に差動型トランスインピーダンスアンプは、該エミッタフォロワー回路の出力端子と上記差動増幅回路の入力端子との間に接続された帰還抵抗Ｒ１７、Ｒ１８を有する。ＧＮＤはグランド端子、ＶＣＣは電源端子を表す。
後段の差動分布型アンプ１１は、図１２に示すように、入力側分布定数伝送線路Ｔ２、入力終端抵抗Ｒ２１、Ｒ２２、出力側分布定数伝送線路Ｔ１、出力終端抵抗Ｒ２３、Ｒ２４、４段の単位差動増幅回路１２から構成されている。単位差動増幅回路１２は、図１３に示すように２段のエミッタフォロワー回路と差動回路から構成されている。
差動トランスインピーダンスアンプ１０の出力は、差動トランスインピーダンスアンプ１０の差動増幅回路と、エミッタフォロワー回路との間から引き出されて出力され、差動分布型アンプ１１に入力されている。
ここで、差動トランスインピーダンスアンプ１０と差動分布型アンプ１１間のインピーダンスの整合例について説明する。差動トランスインピーダンスアンプ１０の差動増幅回路の負荷抵抗Ｒ１５、Ｒ１６は、前段回路の出力終端抵抗として働き、差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２は、後段回路の入力終端抵抗として働く。差動トランスインピーダンスアンプ１０の出力端子から見た出力インピーダンスの周波数特性を図１４に示す。差動トランスインピーダンスアンプの差動対負荷抵抗Ｒ１５、Ｒ１６に８０Ωの抵抗値を用いると、差動トランスインピーダンスアンプ１０の出力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ８０Ωである。また、差動分布型アンプ１１の入力終端抵抗Ｒ２１、Ｒ２２に８０Ωの抵抗値を用いると、差動分布型アンプ１１の入力インピーダンスは、ＤＣから６０ＧＨｚまでほぼ４０Ωである。差動トランスインピーダンスアンプ１０と差動分布型アンプ１１の間の配線５、６は、８０Ωの特性インピーダンスを持つ長さ１ｍｍのコプレーナ線路を用いている。従って、差動分布型アンプ１１の入力インピーダンスと配線５、６の特性インピーダンスは、整合することになる。
よって、差動トランスインピーダンスアンプ１０の出力インピーダンスと差動分布型アンプ１１の入力インピーダンスと配線５、６の特性インピーダンスは、三者共に整合することになる。従って周波数特性に利得ピーキングを発生せずに、またデータ信号に歪みを生じることなく正しくデータ信号を増幅し伝達できる。図１５には、差動トランスインピーダンスアンプ１０の差動回路の負荷抵抗Ｒ１５、Ｒ１６の入力端から見た差動分布型アンプ１１の入力インピーダンスを示す。図１５からわかるように、配線５、６接続後差動分布型アンプ１１の入力インピーダンスは、ＤＣから５０ＧＨｚまでほぼ４０Ωで一定である。
以上のように、差動トランスインピーダンスアンプの差動増幅回路と、エミッタフォロワー回路との間から引き出されて出力する。
前段回路の出力終端抵抗として働いている差動トランスインピーダンスアンプ１０の出力は、信号の持つ周波数帯域で出力インピーダンスがほぼ一定となる。従って、後段回路の差動分布型アンプの入力インピーダンスと直接接続ができ、かつ段間の配線の特性インピーダンスとの間に広帯域インピーダンス整合を形成することが可能となる。
なお、本実施形態では後段への出力箇所は差動トランスインピーダンスアンプの差動増幅回路と、エミッタフォロワー回路との間としている。しかし、下記の条件を満たす箇所であれば、回路の他の箇所から出力を取り出すとしてもよい。
ｉ）出力インピーダンスが後段の入力インピーダンス及び後段入力との間の配線の特性インピーダンスと同じである。
ｉｉ）出力インピーダンスが信号の持つ周波数帯域で一定となる。
ｉｉｉ）次段に伝送しようとする信号と同等の信号（相似な信号）が取り出せる。
また、本実施形態においては、バイポーラトランジスタを用いた場合について説明したが、ＧａＡｓの電界効果トランジスタ（ＦＥＴ）やＭＯＳなどの他のデバイスを用いた集積回路においても同様に構成することができる。
（第５の実施形態）
次に、本発明を実施するための第５の実施形態について説明する。
図２１は本発明の第５の実施形態の半導体集積回路である。
本実施形態の半導体集積回路２１０１は、第１の回路２１０２と、第１の回路に接続された第１の出力２１０４を有する第２の回路２１０３を有する。更に、半導体集積回路２１０１においては、前記第１の出力と相似な信号である第２の出力２１０５が前記第１の回路と前記第２の回路との間から出力される。
本実施形態の半導体集積回路２１０１は、以下のような特徴を有する。前記第１の回路と第２の回路との間からの出力インピーダンスと、前記第２の回路の後段に接続される回路の入力インピーダンスと、前記第２の出力と前記第２の回路の後段に接続される回路とを接続する配線の特性インピーダンスと、が互いに等しい。
以上説明した第５の実施形態では、次のような半導体集積回路を提供することができる。即ち、前段回路の帰還増幅回路と後段回路が直接接続でき、かつ前段回路と後段回路の段間において、広帯域インピーダンス整合が形成できる。従って、歪みや周波数特性の利得ピーキングを生じることなくデータ信号の増幅または伝達が可能な半導体集積回路を提供する。
（第６の実施形態）
次に、本発明を実施するための第６の実施形態について説明する。
図２２は本発明の第６の実施形態の半導体集積回路である。
本実施形態の半導体集積回路２２０１は、第１の回路２２１０と、第１の回路とは異なる第２の回路２２２０と、前記第１の回路と前記第２の回路とを接続する配線２２０２とを備える半導体集積回路である。
前記第１の回路２２１０は、入力部と出力部とを備える第３の回路２２１１と、入力部と出力部とを備える帰還回路２２１２と、負荷抵抗２２１３とを有し、前記帰還回路の出力部と前記第３の回路の入力部とが接続される。
更に前記負荷抵抗と前記帰還回路の入力部と前記第３の回路の出力部とが接続される。
前記第２の回路２２２０は、第４の回路２２２１と、前記第４の回路と接続された終端抵抗２２２２と、を有する。前記配線の一端が前記負荷抵抗に接続され、且つ前記配線の他端が前記終端抵抗に接続されることにより、前記第１の回路の出力インピーダンスと前記第２の回路の入力インピーダンスと配線の特性インピーダンスとの整合がなされている。
以上説明した第６の実施形態では、次のような半導体集積回路を提供することができる。即ち、前段回路の帰還増幅回路と後段回路が直接接続でき、かつ前段回路と後段回路の段間において、広帯域インピーダンス整合が形成できる。従って、歪みや周波数特性の利得ピーキングを生じることなくデータ信号の増幅または伝達が可能な半導体集積回路を提供する。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２０１１年４月１１日に出願された日本出願特願２０１１−０８７４１８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、帰還増幅回路に係り、特に広帯域なデータ信号を処理する高速の半導体集積回路に関するものであり、産業上の利用可能性を有する。
１ フリップフロップ回路
２ マスター回路
３ スレーブ回路
４ 出力増幅回路
５、６ 段間配線
７ 第２の配線層
８ 第１の配線層（接地導体）
９ 層間絶縁膜（ＳｉＯ２）
１０ 差動トランスインピーダンスアンプ
１１ 差動分布型アンプ
１２ 差動分布型アンプの単位増幅回路
１３ カレントスイッチ差動回路
１４ エミッタフォロワー回路
１５ ２：１セレクタコア回路
２ マスター回路
３ スレーブ回路
４ 出力増幅回路
５、６ 段間配線
７ 第２の配線層
８ 第１の配線層（接地導体）
９ 層間絶縁膜（ＳｉＯ２）
１０ 差動トランスインピーダンスアンプ
１１ 差動分布型アンプ
１２ 差動分布型アンプの単位増幅回路
１３ カレントスイッチ差動回路
１４ エミッタフォロワー回路
１５ ２：１セレクタコア回路
Claims (5)
- 第１の回路と、第１の回路とは異なる第２の回路と、前記第１の回路と前記第２の回路とを接続する配線と、を備える半導体集積回路であって、
前記第１の回路は、
第３の回路と、
エミッタフォロワー回路を有する帰還回路と、
負荷抵抗と、を有し、
前記第３回路の出力と前記帰還回路の入力は接続されており、前記帰還回路の出力は前記第３の回路の入力に前記エミッタフォロワー回路を用いて帰還がかかっており、
前記第１の回路の出力は、前記第３の回路の出力と前記帰還回路の入力の間から出力され、
前記第２の回路は、
第４の回路と、
前記第４の回路と接続された終端抵抗と、を有し、
前記第１の回路の出力インピーダンスと前記第２の回路の入力インピーダンスと配線の特性インピーダンスとの整合がなされ、
前記配線の一端が、前記負荷抵抗に接続された、前記帰還回路の入力と前記第３回路の出力との間の部分のみで接続され、且つ前記配線の他端が、前記終端抵抗に接続される半導体集積回路。 - 前記第４の回路はエミッタフォロワー回路を有し、
前記第１の回路の出力インピーダンスと、前記第２の回路の入力インピーダンスと、前記配線の特性インピーダンスは、データ信号の持つ帯域の範囲で互いに等しいことを特徴とする請求項１記載の半導体集積回路。 - 前記第３の回路がデータ保持回路を有し、
前記第１の回路の出力は、前記データ保持回路の出力と前記エミッタフォロワー回路の入力から出力される
ことを特徴とする請求項２に記載の半導体集積回路。 - 前記第１の回路がマスター回路及びスレーブ回路の２つのラッチ回路で構成されるフリップフロップ回路であることを特徴とする請求項２に記載の半導体集積回路。
- 前記第１の回路がトランスインピーダンスアンプであり、
前記第３の回路がアンプを有し、
第１の回路の出力は、アンプの出力とエミッタフォロワー回路の入力から出力されることを特徴とする請求項２に記載の半導体集積回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011087418 | 2011-04-11 | ||
| JP2011087418 | 2011-04-11 | ||
| PCT/JP2012/058044 WO2012141008A1 (ja) | 2011-04-11 | 2012-03-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2012141008A1 JPWO2012141008A1 (ja) | 2014-07-28 |
| JP6036686B2 true JP6036686B2 (ja) | 2016-11-30 |
Family
ID=47009189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013509845A Active JP6036686B2 (ja) | 2011-04-11 | 2012-03-21 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9306541B2 (ja) |
| JP (1) | JP6036686B2 (ja) |
| WO (1) | WO2012141008A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3256231A4 (en) * | 2015-02-10 | 2018-07-18 | GP Cellulose GmbH | Filter medium and filters made therefrom |
| JP2017085219A (ja) * | 2015-10-23 | 2017-05-18 | 住友電気工業株式会社 | 増幅器 |
| JP2019146044A (ja) * | 2018-02-21 | 2019-08-29 | 日本電信電話株式会社 | 可変利得増幅器 |
| JP7474668B2 (ja) | 2020-09-28 | 2024-04-25 | エスアイアイ・プリンテック株式会社 | 液体噴射ヘッドおよび液体噴射記録装置 |
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| JP4788900B2 (ja) * | 2006-03-30 | 2011-10-05 | 日本電気株式会社 | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
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| US8483581B2 (en) * | 2007-11-30 | 2013-07-09 | Nec Corporation | Light receiving circuit and signal processing method |
-
2012
- 2012-03-21 WO PCT/JP2012/058044 patent/WO2012141008A1/ja active Application Filing
- 2012-03-21 JP JP2013509845A patent/JP6036686B2/ja active Active
- 2012-03-21 US US14/110,330 patent/US9306541B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06268496A (ja) * | 1993-03-12 | 1994-09-22 | Sony Corp | 電流切替回路 |
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| JP2003264437A (ja) * | 2002-03-12 | 2003-09-19 | Oki Electric Ind Co Ltd | アナログ加減算回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、リミット増幅回路 |
| JP2004153237A (ja) * | 2002-10-10 | 2004-05-27 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2012141008A1 (ja) | 2014-07-28 |
| US9306541B2 (en) | 2016-04-05 |
| US20140028400A1 (en) | 2014-01-30 |
| WO2012141008A1 (ja) | 2012-10-18 |
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