JP2892732B2 - 集積回路装置 - Google Patents
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路チツプを構成する回路素子相互の
信号伝達をチツプ上に設けた配線で行なう集積回路装置
に係り、特に高い電気抵抗を有するチツプ上の配線で高
速な信号伝播を可能とする集積回路装置に関するもので
ある。
信号伝達をチツプ上に設けた配線で行なう集積回路装置
に係り、特に高い電気抵抗を有するチツプ上の配線で高
速な信号伝播を可能とする集積回路装置に関するもので
ある。
最近の集積回路チツプの高集積化、大面積化によるチ
ツプ上に設ける配線長の増加に伴い、集積回路チツプ内
の信号伝播遅延時間の増加が大きな課題となつてきてい
る。
ツプ上に設ける配線長の増加に伴い、集積回路チツプ内
の信号伝播遅延時間の増加が大きな課題となつてきてい
る。
これは、集積回路チツプを構成する回路素子間（内部
論理回路間）の信号伝送に用いられる送端終端方式によ
る信号伝播遅延時間が、配線長の２乗に比例するためで
ある。送端終端方式とは、信号配線の送端側に終端抵抗
を接続して配線を駆動するもので、高抵抗の配線におい
ても信号の電圧降下が生じないため、現在集積回路チツ
プ内の回路素子間信号伝送に広く用いられている。
論理回路間）の信号伝送に用いられる送端終端方式によ
る信号伝播遅延時間が、配線長の２乗に比例するためで
ある。送端終端方式とは、信号配線の送端側に終端抵抗
を接続して配線を駆動するもので、高抵抗の配線におい
ても信号の電圧降下が生じないため、現在集積回路チツ
プ内の回路素子間信号伝送に広く用いられている。
送端終端方式に比べ高速な信号伝送方式としては、信
号配線の受端側に終端抵抗を接続するいわゆる受端終端
方式が存在する。この受端終端方式は、信号伝播遅延時
間が配線長に比例する有効な信号伝送方式であるが、一
方で、配線に常に一定電流が流れるため、配線抵抗が大
きい集積回路チツプ内部の配線では、電圧降下による信
号レベルの低下を招き、論理動作が保証できなくなると
いう問題を有していた。
号配線の受端側に終端抵抗を接続するいわゆる受端終端
方式が存在する。この受端終端方式は、信号伝播遅延時
間が配線長に比例する有効な信号伝送方式であるが、一
方で、配線に常に一定電流が流れるため、配線抵抗が大
きい集積回路チツプ内部の配線では、電圧降下による信
号レベルの低下を招き、論理動作が保証できなくなると
いう問題を有していた。
このような問題に対して、信号レベルが低下した場合
においても受端終端方式を有効に活用する方式として、
ペア配線による差動信号を用いた信号伝送方式が、特開
昭60−134440号に示されている。この差動伝送方式は、
論理回路の否定および肯定の相補出力をペア配線により
伝送し、これを受端終端された差動回路により受けるこ
とにより、実効的に信号振幅を２倍にし、受端終端方式
での信号振幅の低下を防ごうとするものである。
においても受端終端方式を有効に活用する方式として、
ペア配線による差動信号を用いた信号伝送方式が、特開
昭60−134440号に示されている。この差動伝送方式は、
論理回路の否定および肯定の相補出力をペア配線により
伝送し、これを受端終端された差動回路により受けるこ
とにより、実効的に信号振幅を２倍にし、受端終端方式
での信号振幅の低下を防ごうとするものである。
さらに、上記受端終端を用いた差動伝送方式に対し
て、送端および受端におけるインピーダンス不整合によ
り信号反射が生じる問題を防ぐため、ペア配線の両端に
終端抵抗を設け、かつ終端抵抗と配線端部との間に直列
抵抗を挿入する手法が実開昭63−52322号に示されてい
る。
て、送端および受端におけるインピーダンス不整合によ
り信号反射が生じる問題を防ぐため、ペア配線の両端に
終端抵抗を設け、かつ終端抵抗と配線端部との間に直列
抵抗を挿入する手法が実開昭63−52322号に示されてい
る。
特開昭60−134440号に示されている提案では、受端終
端時の終端抵抗値の選択方法については特に述べられて
いないが、通常、受端終端では、終端抵抗値を配線の特
性インピーダンス値に一致させた整合終端が用いられて
いる。このような整合終端を行なうのは、受端でのイン
ピーダンス不整合による反射ノイズの発生を防止するた
めである。
端時の終端抵抗値の選択方法については特に述べられて
いないが、通常、受端終端では、終端抵抗値を配線の特
性インピーダンス値に一致させた整合終端が用いられて
いる。このような整合終端を行なうのは、受端でのイン
ピーダンス不整合による反射ノイズの発生を防止するた
めである。
しかし、集積回路チツプ内部の配線の特性インピーダ
ンスは、通常20〜30Ω程度であるので、たとえ配線の抵
抗値が特性インピーダンスの２〜３倍あつたとしても、
論理回路が供給すべき電流値は、送端終端の場合の数倍
となり、受端整合終端されたペア配線を駆動する論理回
路は、電流供給能力の大きい、すなわちトランジスタサ
イズの大きいものが必要となる。
ンスは、通常20〜30Ω程度であるので、たとえ配線の抵
抗値が特性インピーダンスの２〜３倍あつたとしても、
論理回路が供給すべき電流値は、送端終端の場合の数倍
となり、受端整合終端されたペア配線を駆動する論理回
路は、電流供給能力の大きい、すなわちトランジスタサ
イズの大きいものが必要となる。
従つて、送端終端方式と差動受端終端方式を用いて、
同一の集積度のチツプを作製しようとすると、差動受端
終端方式は伝送速度の点では有利であるが、チツプサイ
ズ，消費電力等の点で不利となる。
同一の集積度のチツプを作製しようとすると、差動受端
終端方式は伝送速度の点では有利であるが、チツプサイ
ズ，消費電力等の点で不利となる。
このインピーダンス不整合の問題は、実開昭63−5232
2号に示されている提案において、ペア配線に直列抵抗
を挿入することにより解決が図られている。しかし、ペ
ア配線自体が有する配線抵抗に加えて、配線両端の直列
抵抗が抵抗分として加わるので、ペア配線の受端に伝達
される信号電圧は、特開昭60−134440号に示されている
提案に比べさらに小さな値となつてしまう。
2号に示されている提案において、ペア配線に直列抵抗
を挿入することにより解決が図られている。しかし、ペ
ア配線自体が有する配線抵抗に加えて、配線両端の直列
抵抗が抵抗分として加わるので、ペア配線の受端に伝達
される信号電圧は、特開昭60−134440号に示されている
提案に比べさらに小さな値となつてしまう。
一般に、集積回路チツプ内部で論理信号を伝播するた
めには、受端側の論理回路が受信した信号を正規の信号
振幅まで回復し、次段に送信する必要があるが、実開昭
63−52322号に示されている提案においては、このよう
な信号振幅の低減に対する対策は示されていなかつた。
めには、受端側の論理回路が受信した信号を正規の信号
振幅まで回復し、次段に送信する必要があるが、実開昭
63−52322号に示されている提案においては、このよう
な信号振幅の低減に対する対策は示されていなかつた。
本発明の目的は、論理回路の大きさや消費電力の増加
を伴うことなく、また、受端側での微小振幅信号の回復
が可能な、信号伝播時間の小さい差動伝送回路を用いた
集積回路装置を提供することにある。
を伴うことなく、また、受端側での微小振幅信号の回復
が可能な、信号伝播時間の小さい差動伝送回路を用いた
集積回路装置を提供することにある。
本発明では、第１に、差動伝送方式を用い、ペア線路
の各々を送端側で終端し、かつ受端側でペア線路間を抵
抗を用いて接続することを特徴とする。
の各々を送端側で終端し、かつ受端側でペア線路間を抵
抗を用いて接続することを特徴とする。
特に、ペア線路を駆動すべき論理回路として、エミツ
タフオロワがペア線路の送端側で終端されたECL回路、
またはプツシユプル回路を用いること、また、ペア線路
の信号を受信する回路として、差動アンプと電流増幅回
路の間に電圧増幅回路を１段以上直列接続した高ゲイン
のアンプ回路を用いることにより、より効果的に目的を
達成することができる。
タフオロワがペア線路の送端側で終端されたECL回路、
またはプツシユプル回路を用いること、また、ペア線路
の信号を受信する回路として、差動アンプと電流増幅回
路の間に電圧増幅回路を１段以上直列接続した高ゲイン
のアンプ回路を用いることにより、より効果的に目的を
達成することができる。
第２に、ペア線路の長さが20mm以上の場合、ペア線路
を２分割以上し、各分割点に否定および肯定の両極が入
力および出力可能なバツフア回路を挿入することを特徴
とする。
を２分割以上し、各分割点に否定および肯定の両極が入
力および出力可能なバツフア回路を挿入することを特徴
とする。
第３に、集積回路基板上に設けられるｎ層目の信号配
線層に存在するペア線路に対し、ｎ＋１層目またはｎ−
１層目の信号配線層では、該ペア線路と交差または平行
して走る他の配線を配置禁止とすることを特徴とする。
線層に存在するペア線路に対し、ｎ＋１層目またはｎ−
１層目の信号配線層では、該ペア線路と交差または平行
して走る他の配線を配置禁止とすることを特徴とする。
第４に、ｎ層目の信号配線層に存在するペア線路に対
し、ｎ＋１層目またはｎ−１層目に存在する配線と該ペ
ア配線との間の絶縁層を、差動伝送方式を用いない信号
配線層の絶縁層に比べて厚くすることを特徴とする。
し、ｎ＋１層目またはｎ−１層目に存在する配線と該ペ
ア配線との間の絶縁層を、差動伝送方式を用いない信号
配線層の絶縁層に比べて厚くすることを特徴とする。
さらに、以上の手段において、ペア線路間を受端側で
接続する抵抗の抵抗値がペア線路の配線抵抗と等しいか
あるいはそれ以下とすることにより、より効果的に目的
を達成することができる。
接続する抵抗の抵抗値がペア線路の配線抵抗と等しいか
あるいはそれ以下とすることにより、より効果的に目的
を達成することができる。
従来の送端終端方式、従来の受端整合終端の差動伝送
方式、本発明で用いる差動伝送方式の３者の間で、論理
回路が供給すべき電流量の比較を行なう。
方式、本発明で用いる差動伝送方式の３者の間で、論理
回路が供給すべき電流量の比較を行なう。
まず、送端終端方式を用いて信号伝送を行なつた場
合、伝送線路にはほとんど電流は流れないので、論理回
路が供給すべき電流値I1は、送端側に接続された終端抵
抗の値R1によつて決まる。
合、伝送線路にはほとんど電流は流れないので、論理回
路が供給すべき電流値I1は、送端側に接続された終端抵
抗の値R1によつて決まる。
次に、差動伝送回路と受端整合終端を組み合わせた場
合では、全ての電流は伝送線路を介して受端側の終端抵
抗に流れるので、論理回路が供給すべき電流値I2は、伝
送線路の配線抵抗と受端側の終端抵抗の和R2により決ま
る。
合では、全ての電流は伝送線路を介して受端側の終端抵
抗に流れるので、論理回路が供給すべき電流値I2は、伝
送線路の配線抵抗と受端側の終端抵抗の和R2により決ま
る。
さらに、本発明に示す差動伝送回路を用いた場合は、
電流は送端側に接続した終端抵抗と、伝送線路の両方に
流れるので、論理回路が供給すべき電流値I3は、両者の
並列抵抗R3により決まる。
電流は送端側に接続した終端抵抗と、伝送線路の両方に
流れるので、論理回路が供給すべき電流値I3は、両者の
並列抵抗R3により決まる。
ここで、上記の抵抗値R1，R2，R3は、 R1＞R3＞R2 の関係にあるので、３者の伝送方式で回路の出力電圧を
一定とする場合を考えると、論理回路が供給すべき電流
値は、 I2＞I3＞I1 となり、本発明で用いる差動伝送方式は従来の差動伝送
回路と受端整合終端を組み合わせた方式に比べ、回路電
流の点、すなわち回路の消費電力の点で有利となる。
一定とする場合を考えると、論理回路が供給すべき電流
値は、 I2＞I3＞I1 となり、本発明で用いる差動伝送方式は従来の差動伝送
回路と受端整合終端を組み合わせた方式に比べ、回路電
流の点、すなわち回路の消費電力の点で有利となる。
第２に、各伝送方式の配線部分の信号伝播遅延時間に
ついて示す。ここで、高抵抗の伝送線路の送端に一定電
圧を加え、受端を解放した場合の受端電圧波形および受
端を短絡した場合の受端電流波形を観測すると、受端電
圧波形の立ち上がり時間に比べ、受端電流波形の立ち上
がり時間が３から10倍程度小さいことが、着流効果とし
て知られている。
ついて示す。ここで、高抵抗の伝送線路の送端に一定電
圧を加え、受端を解放した場合の受端電圧波形および受
端を短絡した場合の受端電流波形を観測すると、受端電
圧波形の立ち上がり時間に比べ、受端電流波形の立ち上
がり時間が３から10倍程度小さいことが、着流効果とし
て知られている。
従来の送端終端方式は、上記の例で受端を解放した場
合に相当し、受端波形の立ち上がり時間としては、最も
不利を場合を用いていることになる。これに対して、従
来の差動伝送と受端整合終端を組み合わせた方式および
本発明で用いる差動伝送方式は、上記の例で受端解放と
受端短絡の場合の中間の立ち上がり時間を実現すること
ができる。立ち上がり時間を決定する要因は、従来の差
動伝送と受端終端を組み合わせた方式では終端抵抗値、
本発明で用いる差動伝送方式では、ペア線路間を受端側
で接続する抵抗の値であり、いずれも抵抗値が小さいほ
ど立ち上がり時間は小さくなる。
合に相当し、受端波形の立ち上がり時間としては、最も
不利を場合を用いていることになる。これに対して、従
来の差動伝送と受端整合終端を組み合わせた方式および
本発明で用いる差動伝送方式は、上記の例で受端解放と
受端短絡の場合の中間の立ち上がり時間を実現すること
ができる。立ち上がり時間を決定する要因は、従来の差
動伝送と受端終端を組み合わせた方式では終端抵抗値、
本発明で用いる差動伝送方式では、ペア線路間を受端側
で接続する抵抗の値であり、いずれも抵抗値が小さいほ
ど立ち上がり時間は小さくなる。
以上の回路電力と立ち上がり時間高速化の議論をまと
めると、本発明で用いる差動伝送方式は、従来の差動伝
送と受端整合終端を組み合わせた場合と同等の高速性を
より小さな回路電力で実現できることになる。
めると、本発明で用いる差動伝送方式は、従来の差動伝
送と受端整合終端を組み合わせた場合と同等の高速性を
より小さな回路電力で実現できることになる。
第３に、受端における信号振幅の回復について示す。
上記のように、受端側の抵抗値を低減し、信号の立ち上
がり時間の高速化を図ると、ペア配線の配線抵抗と受端
側の抵抗値により送端側の電圧が分圧された結果として
生ずる受端での信号振幅は著しく小さくなる。
上記のように、受端側の抵抗値を低減し、信号の立ち上
がり時間の高速化を図ると、ペア配線の配線抵抗と受端
側の抵抗値により送端側の電圧が分圧された結果として
生ずる受端での信号振幅は著しく小さくなる。
ここで、送端および受端側の論理回路にECL回路を用
いる場合を例に取ると、通常のECL回路のゲインは４〜
５程度であるので、送端側の信号振幅の20％以下に受端
側の信号振幅が低減してしまうと、受端側の論理回路で
は信号振幅を送端側での値に回復することはできなくな
る。
いる場合を例に取ると、通常のECL回路のゲインは４〜
５程度であるので、送端側の信号振幅の20％以下に受端
側の信号振幅が低減してしまうと、受端側の論理回路で
は信号振幅を送端側での値に回復することはできなくな
る。
これに対して、受端側の論理回路として、例えば、EC
L回路のカレントスイツチ部分とエミツタフオロワ部分
の間に電圧増幅回路を追加したものを用いることによ
り、ゲインを20程度に向上することが可能となる。この
回路により、受端側の信号振幅が送端側の５％程度に減
衰した場合でも、信号振幅の回復を図ることができる。
L回路のカレントスイツチ部分とエミツタフオロワ部分
の間に電圧増幅回路を追加したものを用いることによ
り、ゲインを20程度に向上することが可能となる。この
回路により、受端側の信号振幅が送端側の５％程度に減
衰した場合でも、信号振幅の回復を図ることができる。
第１図は本発明の第１の実施例を示す平面図である。
集積回路チツプ14の素子領域は、複数の回路セル領域13
に分割されており、各回路セル内には多数の論理回路が
形成されている。回路セル間で、例えば論理回路６と７
は、集積回路基板上に設けられるアルミ配線を用いたペ
ア配線3a,3bにより結線されている。本実施例では、論
理回路6,7として否定および肯定の相補出力が可能なECL
回路を用いた。送端側ECL回路６の相補出力は、それぞ
れ抵抗5a,5bにより送端側で終端されている。この相補
出力は、それぞれペア線路3a,3bに接続されており、こ
のペア線路3a,3bは、受端ECL回路７側で抵抗４により接
続してある。抵抗４により接続したペア配線は、受端側
ECL回路の相補入力に接続してある。
集積回路チツプ14の素子領域は、複数の回路セル領域13
に分割されており、各回路セル内には多数の論理回路が
形成されている。回路セル間で、例えば論理回路６と７
は、集積回路基板上に設けられるアルミ配線を用いたペ
ア配線3a,3bにより結線されている。本実施例では、論
理回路6,7として否定および肯定の相補出力が可能なECL
回路を用いた。送端側ECL回路６の相補出力は、それぞ
れ抵抗5a,5bにより送端側で終端されている。この相補
出力は、それぞれペア線路3a,3bに接続されており、こ
のペア線路3a,3bは、受端ECL回路７側で抵抗４により接
続してある。抵抗４により接続したペア配線は、受端側
ECL回路の相補入力に接続してある。
これらのECL回路6,7、ペア線路3a,3b、抵抗４からな
る集積回路は、集積回路チツプ14内に複数存在し、任意
の回路セル間の接続に使用されている。さらに、従来の
送端終端を用いた集積回路も集積回路チツプ14内に存在
し、セル間の接続に併用されている。
る集積回路は、集積回路チツプ14内に複数存在し、任意
の回路セル間の接続に使用されている。さらに、従来の
送端終端を用いた集積回路も集積回路チツプ14内に存在
し、セル間の接続に併用されている。
ECL回路６および７は、回路セル内に拡散工程により
形成したトランジスタや抵抗を、蒸着により形成したア
ルミ配線で結線することにより形成した。抵抗４につい
ても回路セル内に拡散工程で形成した。ECL回路内の抵
抗および抵抗４については、ポリシリコンを用いること
も可能である。また、ペア線路3a,3bはアルミの蒸着工
程により形成した。
形成したトランジスタや抵抗を、蒸着により形成したア
ルミ配線で結線することにより形成した。抵抗４につい
ても回路セル内に拡散工程で形成した。ECL回路内の抵
抗および抵抗４については、ポリシリコンを用いること
も可能である。また、ペア線路3a,3bはアルミの蒸着工
程により形成した。
以上の集積回路を用いて、配線長および特性インピー
ダンスの異なる４種のペア線路について信号播遅延時間
を測定した結果を第８図に示す。評価は、配線の形状を
２種、配線の長さを２種の計４種の配線についておこな
い、各配線において第１図に示す伝送線路受端側の接続
抵抗４の値を変化させた場合の伝播遅延時間の値を測定
した。それぞれの配線の特性は、以下の通りである。
ダンスの異なる４種のペア線路について信号播遅延時間
を測定した結果を第８図に示す。評価は、配線の形状を
２種、配線の長さを２種の計４種の配線についておこな
い、各配線において第１図に示す伝送線路受端側の接続
抵抗４の値を変化させた場合の伝播遅延時間の値を測定
した。それぞれの配線の特性は、以下の通りである。
形状１ 特性インピーダンス 配線−接地間 Z0c＝68Ω 配線−配線間 Z0d＝37Ω 配線抵抗 Ｒ＝12Ω/mm 配線長（２種） ｌ＝15mm,30mm 形状２ 特性インピーダンス 配線−接地間 Z0c＝30Ω 配線−配線間 Z0d＝25Ω 配線抵抗 Ｒ＝12Ω/mm 配線長（２種） ｌ＝15mm,30mm ただし、配線−接地間の特性インピーダンスとは、ア
ルミ配線とトランジスタや抵抗の形成された素子面との
間の特性インピーダンスを、配線−配線間の特性インピ
ーダンスとは、隣接する２本の配線間の特性インピーダ
ンスを示す。
ルミ配線とトランジスタや抵抗の形成された素子面との
間の特性インピーダンスを、配線−配線間の特性インピ
ーダンスとは、隣接する２本の配線間の特性インピーダ
ンスを示す。
第８図の横軸は、（ａ）に伝送線の入口の電圧振幅Vi
と伝送線の出口の電圧振幅Voとの比Vo／Viを、（ｂ）に
配線抵抗Ｒと配線長ｌの積Rlすなわち配線の直流抵抗と
受端側でペア配線を接続する抵抗RTとの比を、また
（ｃ）に受端における電圧振幅Voを送端での振幅Viまで
回復するのに必要な回路のゲインを示した。縦軸には、
伝送線の入口から出口までの伝播遅延時間をns単位で示
してある。
と伝送線の出口の電圧振幅Voとの比Vo／Viを、（ｂ）に
配線抵抗Ｒと配線長ｌの積Rlすなわち配線の直流抵抗と
受端側でペア配線を接続する抵抗RTとの比を、また
（ｃ）に受端における電圧振幅Voを送端での振幅Viまで
回復するのに必要な回路のゲインを示した。縦軸には、
伝送線の入口から出口までの伝播遅延時間をns単位で示
してある。
第８図より、Vo／Viの値を0.3以下、すなわちRl／RT
の値をおよそ１以上とすれば、最もデイレイの大きい形
状２の配線長30mmの場合においても、Rl／RT＝０すなわ
ち送端終端方式のデイレイの場合のおよそ50％以下に伝
播遅延時間を低減することが可能となる。この場合、信
号を受ける受端側論理回路に要求されるゲインは３以上
となる。また、Vo／Viの値が小さくなると信号伝播遅延
時間は最小かつ一定の値となるが、これは誘電率ε、透
磁率μの媒質中の電磁波の最高度が で制限されるためである。ここで、受端側の論理回路の
ゲインを20以上とすれば、この により決定される伝播遅延時間に等しい高速な伝送を実
現することが可能となる。
の値をおよそ１以上とすれば、最もデイレイの大きい形
状２の配線長30mmの場合においても、Rl／RT＝０すなわ
ち送端終端方式のデイレイの場合のおよそ50％以下に伝
播遅延時間を低減することが可能となる。この場合、信
号を受ける受端側論理回路に要求されるゲインは３以上
となる。また、Vo／Viの値が小さくなると信号伝播遅延
時間は最小かつ一定の値となるが、これは誘電率ε、透
磁率μの媒質中の電磁波の最高度が で制限されるためである。ここで、受端側の論理回路の
ゲインを20以上とすれば、この により決定される伝播遅延時間に等しい高速な伝送を実
現することが可能となる。
また、従来の送端終端方式による信号伝送では、配線
遅延時間は配線長の２乗に比例するが、第８図において
は、Vo／Viの値を低減することにより、配線遅延時間は
配線長の２乗以下の値に比例するようになる。さらにVo
／Viの値を低減し、 にほぼ等しい遅延時間を実現できている領域では、遅延
時間は配線長に比例している。
遅延時間は配線長の２乗に比例するが、第８図において
は、Vo／Viの値を低減することにより、配線遅延時間は
配線長の２乗以下の値に比例するようになる。さらにVo
／Viの値を低減し、 にほぼ等しい遅延時間を実現できている領域では、遅延
時間は配線長に比例している。
なお、論理回路のゲインを高くするためには、例え
ば、第３図に示すような差動アンプにエミツタフオロワ
回路を２段直列接続したアンプ回路を用いればよい。こ
のアンプ回路については、第３の実施例の説明部分で詳
しく示す。
ば、第３図に示すような差動アンプにエミツタフオロワ
回路を２段直列接続したアンプ回路を用いればよい。こ
のアンプ回路については、第３の実施例の説明部分で詳
しく示す。
次に、送端側ECL回路が供給すべき電流値を測定し、
従来の伝送方式と比較した結果について示す。
従来の伝送方式と比較した結果について示す。
第７図は、接地面に対する特性インピーダンスが30.2
Ω、配線間の特性インピーダンスが25.4Ω、配線抵抗が
12Ω/mm、配線長が30mmの配線３を、ECL回路５を用いて
駆動する場合を例にとり、送端終端方式、本発明による
差動方式、受端整合終端を行なつた差動伝送方式の３種
を示したものである。
Ω、配線間の特性インピーダンスが25.4Ω、配線抵抗が
12Ω/mm、配線長が30mmの配線３を、ECL回路５を用いて
駆動する場合を例にとり、送端終端方式、本発明による
差動方式、受端整合終端を行なつた差動伝送方式の３種
を示したものである。
まず第７図（ａ）に示すように、この配線系で送端終
端方式を用いて信号伝送を行なつた場合、送端および受
端での信号振幅は約490mV、送端側のECL回路５のエミツ
タフオロワに流れる電流は、Highレベルで1.39mA、Low
レベルで0.68mAであつた。
端方式を用いて信号伝送を行なつた場合、送端および受
端での信号振幅は約490mV、送端側のECL回路５のエミツ
タフオロワに流れる電流は、Highレベルで1.39mA、Low
レベルで0.68mAであつた。
第７図（ｂ）に示すように、この配線系を本発明で用
いる差動伝送方式で駆動した場合は、送端での信号振幅
を、第７図（ａ）の送端終端方式と同等の490mVとする
と、送端側のECL回路６のエミツタフオロワに流れる電
流は、Highレベルで1.86mA、Lowレベルで0.21mAとなつ
た。この電流値は、High側で送端終端方式の場合の約1.
3倍であり、エミツタフオロワ回路のトランジスタサイ
ズを変更しなくとも所望の論理動作を行なうことが可能
であつた。また、受端での信号振幅は150mVであり、受
端側のECL回路７についても問題なく論理動作を行なう
ことが可能であつた。
いる差動伝送方式で駆動した場合は、送端での信号振幅
を、第７図（ａ）の送端終端方式と同等の490mVとする
と、送端側のECL回路６のエミツタフオロワに流れる電
流は、Highレベルで1.86mA、Lowレベルで0.21mAとなつ
た。この電流値は、High側で送端終端方式の場合の約1.
3倍であり、エミツタフオロワ回路のトランジスタサイ
ズを変更しなくとも所望の論理動作を行なうことが可能
であつた。また、受端での信号振幅は150mVであり、受
端側のECL回路７についても問題なく論理動作を行なう
ことが可能であつた。
これに対して、第７図（ｃ）に示すように、差動伝送
回路と受端整合終端とを組み合わせた場合では、送端で
の信号振幅を、第７図（ａ）の送端終端方式の場合と同
様の490mVとすると、エミツタフオロワ回路に流れる電
流は、Highレベルで2.47mA、Lowレベルで1.20mAとなつ
た。この値は、第７図（ａ）の送端終端方式に比べて、
Highレベル、Lowレベルとも約２倍の値となつており、
トランジスタの大型化が必要であつた。また、受端での
信号振幅は約32mVと、第７図（ｂ）の本発明に比べて減
衰の度合が大きく、駆動回路と同一の形式のECL回路
５′では正常な動作が行えず、特別にゲインの高いレシ
ーバ回路を必要とした。
回路と受端整合終端とを組み合わせた場合では、送端で
の信号振幅を、第７図（ａ）の送端終端方式の場合と同
様の490mVとすると、エミツタフオロワ回路に流れる電
流は、Highレベルで2.47mA、Lowレベルで1.20mAとなつ
た。この値は、第７図（ａ）の送端終端方式に比べて、
Highレベル、Lowレベルとも約２倍の値となつており、
トランジスタの大型化が必要であつた。また、受端での
信号振幅は約32mVと、第７図（ｂ）の本発明に比べて減
衰の度合が大きく、駆動回路と同一の形式のECL回路
５′では正常な動作が行えず、特別にゲインの高いレシ
ーバ回路を必要とした。
第２図は、本発明の第２の実施例の要部を示す回路図
である。この実施例は、第１図に示した送端側のECL回
路６を、プツシユプル回路に置き換えたもので、第２図
ではこのプツシユプル回路のみを示してある。以下、第
２図のプツシユプル回路の動作を示す。
である。この実施例は、第１図に示した送端側のECL回
路６を、プツシユプル回路に置き換えたもので、第２図
ではこのプツシユプル回路のみを示してある。以下、第
２図のプツシユプル回路の動作を示す。
第２図のプツシユプル回路は、入力電圧Vinに対し
て、OR出力を行なうVout1とNOR出力を行なうVout2の２
つの出力端子を有しており、相補出力が可能である。入
力Vinに対するOR出力Vout1を例に取り、回路動作を示
す。今、入力電圧VinのレベルがLowからHighに変化する
と、抵抗R1，R2およびトランジスタQ1，Q2から構成され
る電流切り替え回路により、ノードＡが高電位、ノード
Ｂが低電位となる。これにより、トランジスタQ3のベー
スに電流が流れ、トランジスタQ3はオン状態となる。ト
ランジスタQ3がオンすると、トランジスタQ3のコレクタ
からエミツタを介して、抵抗R3に電流が流れ、出力V
out1には、入力VinのOR論理が出力される。ここまでの
動作は、通常のECL回路と同様であり、トランジスタQ3
が低抵抗状態であるので、出力Vout1に接続された負荷C
Lは、電圧Vout1により急速に充電され、高速な動作が可
能となる。また、この状態ではノードＤに比べノードＢ
が低電位となり、コンデンサＣが充電される。次に、入
力VinのレベルがHighからLowに変化した場合は、電流切
り替え回路の出力ノードＡは低電位となり、トランジス
タQ3はカツトオフする。ここで、通常のECL回路では、Q
4，Q5，Q6，R4,Cが存在しないため、出力Voutの立ち下
がり時間は、負荷の容量CLと抵抗R3の時定数により決定
されてしまい高速動作が期待できない。これに対して、
本実施例では、ノードＢがノードＤより高電位となるこ
とにより、コンデンサＣから放電された電荷がトランジ
スタQ4に流れ込む。この電荷によりトランジスタQ4はオ
ン状態になり、負荷に蓄積された電荷を急速に引き抜く
ことができる。これにより、信号立ち下がり時の高速動
作が実現できる。この時、トランジスタQ5は、トランジ
スタQ4のバイアス電圧を発生しており、また、トランジ
スタQ6は、出力Vout1のLowレベルが下がりすぎて、トラ
ンジスタQ4が飽和しないように、Lowレベルをクランプ
している。NOR側、すなわちVout2の出力も入力Vinに対
する電流切り替え回路の出力が、OR側に対して反転出力
となるだけで、基本的な動作は出力Vout1と同様であ
る。
て、OR出力を行なうVout1とNOR出力を行なうVout2の２
つの出力端子を有しており、相補出力が可能である。入
力Vinに対するOR出力Vout1を例に取り、回路動作を示
す。今、入力電圧VinのレベルがLowからHighに変化する
と、抵抗R1，R2およびトランジスタQ1，Q2から構成され
る電流切り替え回路により、ノードＡが高電位、ノード
Ｂが低電位となる。これにより、トランジスタQ3のベー
スに電流が流れ、トランジスタQ3はオン状態となる。ト
ランジスタQ3がオンすると、トランジスタQ3のコレクタ
からエミツタを介して、抵抗R3に電流が流れ、出力V
out1には、入力VinのOR論理が出力される。ここまでの
動作は、通常のECL回路と同様であり、トランジスタQ3
が低抵抗状態であるので、出力Vout1に接続された負荷C
Lは、電圧Vout1により急速に充電され、高速な動作が可
能となる。また、この状態ではノードＤに比べノードＢ
が低電位となり、コンデンサＣが充電される。次に、入
力VinのレベルがHighからLowに変化した場合は、電流切
り替え回路の出力ノードＡは低電位となり、トランジス
タQ3はカツトオフする。ここで、通常のECL回路では、Q
4，Q5，Q6，R4,Cが存在しないため、出力Voutの立ち下
がり時間は、負荷の容量CLと抵抗R3の時定数により決定
されてしまい高速動作が期待できない。これに対して、
本実施例では、ノードＢがノードＤより高電位となるこ
とにより、コンデンサＣから放電された電荷がトランジ
スタQ4に流れ込む。この電荷によりトランジスタQ4はオ
ン状態になり、負荷に蓄積された電荷を急速に引き抜く
ことができる。これにより、信号立ち下がり時の高速動
作が実現できる。この時、トランジスタQ5は、トランジ
スタQ4のバイアス電圧を発生しており、また、トランジ
スタQ6は、出力Vout1のLowレベルが下がりすぎて、トラ
ンジスタQ4が飽和しないように、Lowレベルをクランプ
している。NOR側、すなわちVout2の出力も入力Vinに対
する電流切り替え回路の出力が、OR側に対して反転出力
となるだけで、基本的な動作は出力Vout1と同様であ
る。
第９図（ｂ）は、第２図に示したプツシユプル回路
を、第７図（ｂ）の信号伝送方式における駆動回路に適
用した本発明の一実施例の、受端での信号波形を示した
ものである。比較としてECL回路を用いた場合の波形を
第９図（ａ）に示す。一般に、ECL回路は、信号の立ち
上がり時間に比べて立ち下がり時間が長いため、ECL回
路の相補出力を差動信号に適用すると、相補信号のクロ
ス点は、否定および肯定の各々の信号の50％点とはなら
ず、レベルの高い方にずれてしまう。従つて、クロス点
の時間と立ち上がり側の信号の50％点の時間を比較する
と、時間τだけ遅れが生じることになる。これに対して
第２図のプツシユプル回路を用いた場合では、ECL回路
の立ち上がり時間にほぼ等しい切り替え時間が、立ち上
がり側の信号、立ち下がり側の信号とも得られるので、
第９図（ａ）に示す時間τの遅れが生じることがなくな
り、信号伝播時間を短縮することができる。
を、第７図（ｂ）の信号伝送方式における駆動回路に適
用した本発明の一実施例の、受端での信号波形を示した
ものである。比較としてECL回路を用いた場合の波形を
第９図（ａ）に示す。一般に、ECL回路は、信号の立ち
上がり時間に比べて立ち下がり時間が長いため、ECL回
路の相補出力を差動信号に適用すると、相補信号のクロ
ス点は、否定および肯定の各々の信号の50％点とはなら
ず、レベルの高い方にずれてしまう。従つて、クロス点
の時間と立ち上がり側の信号の50％点の時間を比較する
と、時間τだけ遅れが生じることになる。これに対して
第２図のプツシユプル回路を用いた場合では、ECL回路
の立ち上がり時間にほぼ等しい切り替え時間が、立ち上
がり側の信号、立ち下がり側の信号とも得られるので、
第９図（ａ）に示す時間τの遅れが生じることがなくな
り、信号伝播時間を短縮することができる。
第１図に示した送端側のECL回路６の代わりに、この
第２図のプツシユプル回路を適用した場合では、ECL回
路６を用いた場合に比べ、配線長15mmの場合で60〜100p
s、配線長30mmの場合で200〜250psの伝播遅延時間の短
縮が可能であつた。
第２図のプツシユプル回路を適用した場合では、ECL回
路６を用いた場合に比べ、配線長15mmの場合で60〜100p
s、配線長30mmの場合で200〜250psの伝播遅延時間の短
縮が可能であつた。
第３図は、本発明の第３の実施例の要部を示す回路図
である。この実施例は、第１図に示した受端側のECL回
路７を、差動アンプとエミツタフオロワ回路の間に電圧
増幅回路を直列接続した高ゲインアンプ回路に置き換え
たもので、第３図ではこの高ゲインアンプ回路のみを示
してある。以下、この高ゲインアンプ回路の動作を説明
する。
である。この実施例は、第１図に示した受端側のECL回
路７を、差動アンプとエミツタフオロワ回路の間に電圧
増幅回路を直列接続した高ゲインアンプ回路に置き換え
たもので、第３図ではこの高ゲインアンプ回路のみを示
してある。以下、この高ゲインアンプ回路の動作を説明
する。
高ゲインアンプ回路は、トランジスタQ1，Q2、抵抗
R1，R2からなる電流切り替え回路の出力をトランジスタ
Q3により電圧増幅し、この出力信号をトランジスタQ4を
用いたエミツタフオロワ回路により電流増幅するもの
で、通常のECLの回路ゲインが４〜５であるのに対し
て、約25のゲインを確保することができる。
R1，R2からなる電流切り替え回路の出力をトランジスタ
Q3により電圧増幅し、この出力信号をトランジスタQ4を
用いたエミツタフオロワ回路により電流増幅するもの
で、通常のECLの回路ゲインが４〜５であるのに対し
て、約25のゲインを確保することができる。
この高ゲインアンプ回路をペア線路の受端に接続する
ことにより、第８図（ｃ）に示す受端側回路のゲインが
約25の点の伝播遅延時間を実現することができ、第８図
に示した４種の配線でほぼ の伝播遅延に等しい速度を実現することが可能となる。
ことにより、第８図（ｃ）に示す受端側回路のゲインが
約25の点の伝播遅延時間を実現することができ、第８図
に示した４種の配線でほぼ の伝播遅延に等しい速度を実現することが可能となる。
以上、第１から第３の実施例として、集積回路装置内
で回路素子間の信号伝送を行なう論理回路として、ECL
回路（第１図），プツシユプル回路（第２図）、あるい
は高ゲインアンプ回路（第３図）を使用した場合につい
て述べたが、これらの回路はそれぞれ単独に用いる必要
はなく、実現すべき集積回路装置の要求速度、許容信号
振幅などに応じて、自由に３者を混在させて使用するの
が好適である。
で回路素子間の信号伝送を行なう論理回路として、ECL
回路（第１図），プツシユプル回路（第２図）、あるい
は高ゲインアンプ回路（第３図）を使用した場合につい
て述べたが、これらの回路はそれぞれ単独に用いる必要
はなく、実現すべき集積回路装置の要求速度、許容信号
振幅などに応じて、自由に３者を混在させて使用するの
が好適である。
第４図は、本発明の第４の実施例を示す平面図であ
る。ここで、第１図においては、配線長ｌのペア線路3
a、3bを、本発明による差動伝送回路方式により信号伝
送を行なつているのに対して、第４図では、ペア線路を
２分割し、それぞれ長さl/2のペア線路3c,3dと、3e,3f
の間に中間バツフア８を設けている。
る。ここで、第１図においては、配線長ｌのペア線路3
a、3bを、本発明による差動伝送回路方式により信号伝
送を行なつているのに対して、第４図では、ペア線路を
２分割し、それぞれ長さl/2のペア線路3c,3dと、3e,3f
の間に中間バツフア８を設けている。
以下、ペア配線を複数に分割し、ペア配線の各分割点
にバツフア回路を設けた場合の伝播時間の短縮効果につ
いて示す。第10図は、横軸に配線長ｌ、縦軸に配線を分
割せずに駆動した場合の伝播遅延時間を分母、l/2の長
さの配線を中間にバツフア回路を介して駆動した場合の
伝播遅延時間を分子とする、伝播遅延時間の比を示した
ものである。ただし、伝播遅延時間には配線の遅延時間
に加えて、送端側の論理回路と中間バツフアの回路遅延
時間が含まれている。ここで、配線部分の伝播遅延時間
は配線長に対し２乗から１乗の範囲で比例関係にあるの
で、２分割した配線の伝播遅延時間の和は、分割しない
配線の伝播遅延時間より小さくなる。しかし、第10図に
示す遅延時間には中間バツフアの回路遅延時間を含むの
で、中間にバツフアを介して駆動した場合の方が伝播遅
延時間が小さくなるためには、中間バツフアによる回路
遅延時間の増加より、配線遅延時間の短縮効果の方が大
きくなければならない。この条件が成り立つ配線長の下
限値を第10図より求めると、縦軸の数値が1.0以下とな
る配線長ｌ＝20mmを得る。従つて、配線長ｌが20mmを越
す配線では、バツフア回路を介して配線を駆動した方
が、長さｌのペア配線をそのまま駆動するより伝播遅延
時間が小さくなり、有利であることがわかる。
にバツフア回路を設けた場合の伝播時間の短縮効果につ
いて示す。第10図は、横軸に配線長ｌ、縦軸に配線を分
割せずに駆動した場合の伝播遅延時間を分母、l/2の長
さの配線を中間にバツフア回路を介して駆動した場合の
伝播遅延時間を分子とする、伝播遅延時間の比を示した
ものである。ただし、伝播遅延時間には配線の遅延時間
に加えて、送端側の論理回路と中間バツフアの回路遅延
時間が含まれている。ここで、配線部分の伝播遅延時間
は配線長に対し２乗から１乗の範囲で比例関係にあるの
で、２分割した配線の伝播遅延時間の和は、分割しない
配線の伝播遅延時間より小さくなる。しかし、第10図に
示す遅延時間には中間バツフアの回路遅延時間を含むの
で、中間にバツフアを介して駆動した場合の方が伝播遅
延時間が小さくなるためには、中間バツフアによる回路
遅延時間の増加より、配線遅延時間の短縮効果の方が大
きくなければならない。この条件が成り立つ配線長の下
限値を第10図より求めると、縦軸の数値が1.0以下とな
る配線長ｌ＝20mmを得る。従つて、配線長ｌが20mmを越
す配線では、バツフア回路を介して配線を駆動した方
が、長さｌのペア配線をそのまま駆動するより伝播遅延
時間が小さくなり、有利であることがわかる。
本実施例では、中間バツフア８、送端側ECL回路６お
よび受端側ECL回路７は全て同一のECL回路を用いた。
よび受端側ECL回路７は全て同一のECL回路を用いた。
第５図は、本発明の第５の実施例を示す平面図であ
る。本実施例において、集積回路チツプ14は、複数の回
路ブロツク21から構成されている。また、各回路ブロツ
ク21は複数の回路セル13から構成されている。この回路
セルの内部に実際の論理回路23が存在する。
る。本実施例において、集積回路チツプ14は、複数の回
路ブロツク21から構成されている。また、各回路ブロツ
ク21は複数の回路セル13から構成されている。この回路
セルの内部に実際の論理回路23が存在する。
本実施例においては、回路ブロツク21の内部の論理回
路間では、第７図（ａ）に示した送端終端による信号伝
送を行い、回路ブロツク21間の論理回路間では、第１図
〜第３図あるいは第７図（ｂ）に示した本発明のペア配
線差動方式による信号伝送を用いている。このような階
層的な信号伝送を実現する集積回路を用いることによ
り、配線長が短く、従つて配線遅延時間の小さい回路ブ
ロツク21内部では、第７図（ａ）に示した送端終端方式
を用いることにより配線の有効利用を行ない、長距離の
配線に信号を伝送する必要のある回路ブロツク間の配線
では、高速な第７図（ｂ）に示したペア配線差動方式を
使用することができる。
路間では、第７図（ａ）に示した送端終端による信号伝
送を行い、回路ブロツク21間の論理回路間では、第１図
〜第３図あるいは第７図（ｂ）に示した本発明のペア配
線差動方式による信号伝送を用いている。このような階
層的な信号伝送を実現する集積回路を用いることによ
り、配線長が短く、従つて配線遅延時間の小さい回路ブ
ロツク21内部では、第７図（ａ）に示した送端終端方式
を用いることにより配線の有効利用を行ない、長距離の
配線に信号を伝送する必要のある回路ブロツク間の配線
では、高速な第７図（ｂ）に示したペア配線差動方式を
使用することができる。
また、回路ブロツク間の配線についても、隣接する回
路ブロツク間の配線など、配線長が短いものに関して
は、第７図（ｂ）のペア配線差動方式ではなく、第７図
（ａ）の送端終端方式を用いることにより、さらに配線
の有効利用を図ることができる。第７図（ａ）の送端終
端方式と第７図（ｂ）の差動伝送方式を使い分ける場合
の配線長の目安の一つとしては、回路ブロツク21の２辺
長より短い場合は第７図（ａ）の送端終端方式を、長い
場合は第７図（ｂ）のペア配線差動伝送方式を用いるよ
うにすればよい。
路ブロツク間の配線など、配線長が短いものに関して
は、第７図（ｂ）のペア配線差動方式ではなく、第７図
（ａ）の送端終端方式を用いることにより、さらに配線
の有効利用を図ることができる。第７図（ａ）の送端終
端方式と第７図（ｂ）の差動伝送方式を使い分ける場合
の配線長の目安の一つとしては、回路ブロツク21の２辺
長より短い場合は第７図（ａ）の送端終端方式を、長い
場合は第７図（ｂ）のペア配線差動伝送方式を用いるよ
うにすればよい。
第６図は、本発明の第６の実施例を示す断面図であ
り、集積回路チツプ14の内部（回路基板上）に形成され
た多層の配線構造を示している。高速伝送用配線９と通
常伝送用配線10はアルミニウム、層間絶縁膜11,12はSiO
2からなる。本実施例では、高速な伝送配線を実現する
ため、高速信号用配線９と通常伝送用配線10との間の距
離すなわち高速伝送用層間絶縁膜11の厚さを、通常伝送
用配線間の距離すなわち通常伝送用層間絶縁膜12の厚さ
に比べて増加させることにより高速信号用配線９の特性
インピーダンスを増加している。
り、集積回路チツプ14の内部（回路基板上）に形成され
た多層の配線構造を示している。高速伝送用配線９と通
常伝送用配線10はアルミニウム、層間絶縁膜11,12はSiO
2からなる。本実施例では、高速な伝送配線を実現する
ため、高速信号用配線９と通常伝送用配線10との間の距
離すなわち高速伝送用層間絶縁膜11の厚さを、通常伝送
用配線間の距離すなわち通常伝送用層間絶縁膜12の厚さ
に比べて増加させることにより高速信号用配線９の特性
インピーダンスを増加している。
特性インピーダンスを大きくするためには、配線と接
地面間の距離を大きくすることが有効であり、この関係
を配線幅３μｍ、配線厚１μｍ、配線スペース２μｍの
ペア配線について示したものが第11図である。第11図よ
り、配線と接地面間の距離が１〜５μｍ程度の範囲で
は、配線−接地面間の距離にほぼ比例して特性インピー
ダンスの値を増加することができることがわかる。
地面間の距離を大きくすることが有効であり、この関係
を配線幅３μｍ、配線厚１μｍ、配線スペース２μｍの
ペア配線について示したものが第11図である。第11図よ
り、配線と接地面間の距離が１〜５μｍ程度の範囲で
は、配線−接地面間の距離にほぼ比例して特性インピー
ダンスの値を増加することができることがわかる。
次に、配線の特性インピーダンスを変化させた場合に
配線遅延時間が低減できることに関しては、第８図に示
すように、同一の配線長、同一のRTの場合、特性インピ
ーダンスZ0bが大きい方が伝播遅延時間が小さくなるこ
とがわかる。
配線遅延時間が低減できることに関しては、第８図に示
すように、同一の配線長、同一のRTの場合、特性インピ
ーダンスZ0bが大きい方が伝播遅延時間が小さくなるこ
とがわかる。
本実施例における配線の形状は、高速伝送用配線９、
通常伝送用配線10とも、幅３μｍ、厚さ１μｍのものを
用いた。水平方向に隣接した配線間の距離は２μｍ、層
間絶縁膜の厚さは通常伝送用配線間で1.5μｍ、高速伝
送用配線９と通常伝送用配線10との間で４μｍである。
通常伝送用配線10とも、幅３μｍ、厚さ１μｍのものを
用いた。水平方向に隣接した配線間の距離は２μｍ、層
間絶縁膜の厚さは通常伝送用配線間で1.5μｍ、高速伝
送用配線９と通常伝送用配線10との間で４μｍである。
また、第６図に示す高速信号用配線９を第５図に示し
たペア配線3a,3bに、第６図に示した通常信号用配線10
を第５図に示した通常配線22に適用することにより、第
５図に示した回路ブロツク21間を結ぶペア配線3a,3bの
遅延時間がさらに短縮することになり、集積回路チツプ
の性能向上に効果がある。
たペア配線3a,3bに、第６図に示した通常信号用配線10
を第５図に示した通常配線22に適用することにより、第
５図に示した回路ブロツク21間を結ぶペア配線3a,3bの
遅延時間がさらに短縮することになり、集積回路チツプ
の性能向上に効果がある。
また、第６図に示す形状と同様の効果は、絶縁層12の
厚さを全ての配線層16〜20の間で変えずに、高速で伝送
したい配線の上下を他の配線が通過することを禁止する
ことによつても実現することができる。この関係を示し
たものが第12図である。第12図において、全ての絶縁層
12は同一の厚さを有しており、また、高速伝送用配線９
の上下の配線層（点線部分）には他の配線が存在しな
い。これに対し、通常伝送用配線10の上下には他の配線
が存在している。本構成を取ることにより、高速信号用
配線９の上下の絶縁層を、他の通常伝送用配線10に対し
て厚くすることが可能になり、第６図に示したものと同
様の効果により信号伝播の高速化を図ることができる。
さらに、本構成では、任意の配線層に高速伝送用配線９
と通常伝送用配線10を混在させることが可能になり、配
線層設計の自由度が高いという利点がある。
厚さを全ての配線層16〜20の間で変えずに、高速で伝送
したい配線の上下を他の配線が通過することを禁止する
ことによつても実現することができる。この関係を示し
たものが第12図である。第12図において、全ての絶縁層
12は同一の厚さを有しており、また、高速伝送用配線９
の上下の配線層（点線部分）には他の配線が存在しな
い。これに対し、通常伝送用配線10の上下には他の配線
が存在している。本構成を取ることにより、高速信号用
配線９の上下の絶縁層を、他の通常伝送用配線10に対し
て厚くすることが可能になり、第６図に示したものと同
様の効果により信号伝播の高速化を図ることができる。
さらに、本構成では、任意の配線層に高速伝送用配線９
と通常伝送用配線10を混在させることが可能になり、配
線層設計の自由度が高いという利点がある。
本発明によれば、論理回路の大きさや消費電力を増加
させることなく、信号伝播時間の小さな差動伝送回路を
実現することができるので、従来に比べ、高集積で高速
な集積回路装置を実現することができる。
させることなく、信号伝播時間の小さな差動伝送回路を
実現することができるので、従来に比べ、高集積で高速
な集積回路装置を実現することができる。
第１図は、本発明の第１の実施例を示す平面図、第２図
は、本発明の第２の実施例の要部を示す回路図、第３図
は、本発明の第３の実施例の要部を示す回路図、第４図
は、本発明の第４の実施例を示す平面図、第５図は、本
発明の第５の実施例を示す平面図、第６図は、本発明の
第６の実施例を示す概略図及びその断面図、第７図は、
従来例と本発明の比較を示す回路図、第８図は、伝播遅
延時間の低減効果を示す図、第９図は、プツシユプル回
路の効果を示す図、第10図は、バツフアアンプの効果を
示す図、第11図は、特性インピーダンスの増加を示す
図、第12図は、他の絶縁層厚増加法による本発明の実施
例を示す概略図及びその断面図である。 ３…ペア線路、４…接続抵抗、５…送端側終端抵抗、６
…送端側ECL回路、７…受端側ECL回路、８…中間バツフ
ア、９…高速伝送用配線、10…通常伝送用配線、11…高
速伝送用層間絶縁膜、12…通常伝送用層間絶縁膜、13…
回路セル、14…集積回路チツプ、15…素子面、21…回路
ブロツク、22…通常配線、23…通常ゲート、24…相補出
力ゲート。
は、本発明の第２の実施例の要部を示す回路図、第３図
は、本発明の第３の実施例の要部を示す回路図、第４図
は、本発明の第４の実施例を示す平面図、第５図は、本
発明の第５の実施例を示す平面図、第６図は、本発明の
第６の実施例を示す概略図及びその断面図、第７図は、
従来例と本発明の比較を示す回路図、第８図は、伝播遅
延時間の低減効果を示す図、第９図は、プツシユプル回
路の効果を示す図、第10図は、バツフアアンプの効果を
示す図、第11図は、特性インピーダンスの増加を示す
図、第12図は、他の絶縁層厚増加法による本発明の実施
例を示す概略図及びその断面図である。 ３…ペア線路、４…接続抵抗、５…送端側終端抵抗、６
…送端側ECL回路、７…受端側ECL回路、８…中間バツフ
ア、９…高速伝送用配線、10…通常伝送用配線、11…高
速伝送用層間絶縁膜、12…通常伝送用層間絶縁膜、13…
回路セル、14…集積回路チツプ、15…素子面、21…回路
ブロツク、22…通常配線、23…通常ゲート、24…相補出
力ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 雅一 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 正木 亮 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 宇佐美 光雄 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭60−134440（ＪＰ，Ａ) 実開 昭63−52322（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82,21/822,27/04
Claims (11)
- 【請求項１】（１）複数の回路素子が集積された半導体
回路基板と、 （２）該半導体回路基板上に該半導体回路基板と電気的
に絶縁されて形成された送端部及び受端部を持ったペア
配線と、 （３）上記半導体回路基板上に設けられ、上記送端部ま
たは受端部に電気的に接続された論理回路と、 （４）該ペア配線の各配線における上記送端部に接続さ
れてペア配線の各配線を整合終端するための終端抵抗
と、 （５）上記送端部から受端部へ上記ペア配線による差動
信号伝送をおこなったときの信号伝播遅延時間を制御す
るために上記受端部において上記ペア配線の２配線間に
接続された接続抵抗と を備えたことを特徴とする集積回路装置。 - 【請求項２】上記終端抵抗の抵抗値は、該終端抵抗値と
上記ペア配線を成す各配線の抵抗値との比に起因する上
記信号伝播遅延時間が上記ペア配線の長さの１乗より大
きく２乗より小さい値に比例して変化するように決定す
る請求項１項記載の集積回路装置。 - 【請求項３】上記半導体回路基板を複数の回路ブロック
に分割し、同一の回路ブロック内の回路素子間では単一
配線にもとづく信号伝送をおこない、異なる回路ブロッ
ク間の回路素子間のすくなくとも一部で上記ペア配線に
もとづく差動信号伝送をおこなう請求項１項記載の集積
回路装置。 - 【請求項４】上記回路ブロック間を結ぶ配線の長さが該
回路ブロックの２辺長より短い場合は該配線のすくなく
とも一部で単一配線にもとづく信号伝送をおこなう請求
項３項記載の集積回路装置。 - 【請求項５】上記ペア配線の長さが所定値以上である場
合は、該ペア配線を複数に分割し、各分割位置にバッフ
ァ回路を挿入する請求項１項記載の集積回路装置。 - 【請求項６】上記所定値は約20mmである請求項５項記載
の集積回路装置。 - 【請求項７】上記論理回路は、上記ペア配線の送端部に
接続されたエミッタフォロワ回路を終端抵抗で終端した
ECL回路である請求項１項記載の集積回路装置。 - 【請求項８】上記論理回路は、上記ペア配線の送端部に
接続されて出力信号の立ち上がり時間と立ち下がり時間
がほぼ等しいプッシュプル型の論理回路である請求項１
項記載の集積回路装置。 - 【請求項９】上記論理回路は、上記ペア配線の受端部に
接続されて差動増幅回路と電流増幅回路の間に電圧増幅
回路をすくなくとも１段直列接続した論理回路である請
求項１項記載の集積回路装置。 - 【請求項１０】（１）それぞれに複数の回路素子の集積
された差動信号伝送用配線層と非差動信号伝送用配線層
とを絶縁層を介して基板上に多層に積層してなる半導体
回路基板と、 （２）上記差動信号伝送用配線層に形成された送端部及
び受端部を持ったペア配線と、 （３）該ペア配線の各配線における上記送端部に接続さ
れて各配線を整合終端するための終端抵抗と、 （４）上記送端部から受端部へ上記ペア配線による差動
信号伝送をおこなったときの信号伝播遅延時間を制御す
るために上記受端部において上記ペア配線の２配線間に
接続された接続抵抗とを備え、 上記差動信号伝送用配線層に隣接する絶縁層を上記非差
動信号伝送用配線層の間に形成されている絶縁層よりも
厚くすることを特徴とする集積回路装置。 - 【請求項１１】（１）それぞれに複数の回路素子が集積
され送端部及び受端部を持った差動信号伝送用ペア配線
をすくなくとも一部に含む配線層を同じ厚みの絶縁層を
介して基板上に多層に積層してなる半導体回路基板と、 （２）該ペア配線の各配線における上記送端部に接続さ
れて各配線を整合終端するための終端抵抗と、 （３）上記送端部から受端部へ上記ペア配線による差動
信号伝送をおこなったときの信号伝播遅延時間を制御す
るために上記受端部において上記ペア配線の２配線間に
接続された接続抵抗とを備え、 上記配線層の上または下に積層された配線層中には上記
ペア配線と交差する配線または平行する配線が存在しな
いことを特徴とする集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003581A JP2892732B2 (ja) | 1990-01-12 | 1990-01-12 | 集積回路装置 |
| DE4100278A DE4100278C2 (de) | 1990-01-12 | 1991-01-07 | Integrierte Schaltung mit einem Paar von Signalübertragungsleitungen |
| US07/638,568 US5214318A (en) | 1990-01-12 | 1991-01-07 | Semiconductor integrated circuit device having a signal transmission line pair interconnected by propagation delay time control resistance |
| KR1019910000087A KR930006724B1 (ko) | 1990-01-12 | 1991-01-07 | 전파지연시간제어저항에 의해 상호 접속된 신호전송선쌍을 갖는 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003581A JP2892732B2 (ja) | 1990-01-12 | 1990-01-12 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209829A JPH03209829A (ja) | 1991-09-12 |
| JP2892732B2 true JP2892732B2 (ja) | 1999-05-17 |
Family
ID=11561422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003581A Expired - Lifetime JP2892732B2 (ja) | 1990-01-12 | 1990-01-12 | 集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5214318A (ja) |
| JP (1) | JP2892732B2 (ja) |
| KR (1) | KR930006724B1 (ja) |
| DE (1) | DE4100278C2 (ja) |
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|---|---|---|---|---|
| US5352627A (en) * | 1993-05-10 | 1994-10-04 | Cooper Gregory A | Monolithic high voltage nonlinear transmission line fabrication process |
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
| DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
| KR100328368B1 (ko) * | 1993-08-06 | 2002-08-24 | 가부시끼가이샤 히다치 세이사꾸쇼 | 다른배선길이를갖는차동신호전송회로를구비한집적회로장치 |
| JP2606093B2 (ja) * | 1993-08-30 | 1997-04-30 | 日本電気株式会社 | 信号配線回路 |
| JP3123629B2 (ja) * | 1993-09-16 | 2001-01-15 | 富士電機株式会社 | 信号伝送用ｌｓｉ |
| US5633709A (en) * | 1995-08-11 | 1997-05-27 | Ando Electric Co., Ltd. | Propagation delay time measuring device |
| US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
| US5884053A (en) * | 1997-06-11 | 1999-03-16 | International Business Machines Corporation | Connector for higher performance PCI with differential signaling |
| JP3803204B2 (ja) * | 1998-12-08 | 2006-08-02 | 寛治 大塚 | 電子装置 |
| US6833984B1 (en) * | 2000-05-03 | 2004-12-21 | Rambus, Inc. | Semiconductor module with serial bus connection to multiple dies |
| JP2002270773A (ja) * | 2001-03-12 | 2002-09-20 | Nec Corp | 半導体集積回路およびその製造方法 |
| DE10256119B4 (de) * | 2001-12-03 | 2016-08-04 | Kanji Otsuka | Elektronische Vorrichtung |
| WO2009019761A1 (ja) * | 2007-08-07 | 2009-02-12 | Fujitsu Limited | バッファ装置 |
| WO2012141008A1 (ja) * | 2011-04-11 | 2012-10-18 | 日本電気株式会社 | 半導体集積回路 |
| JP5159940B2 (ja) * | 2011-10-21 | 2013-03-13 | キヤノン株式会社 | 固体撮像装置及び撮像システム |
| WO2014015913A1 (en) * | 2012-07-27 | 2014-01-30 | Telefonaktiebolaget Lm Ericsson (Publ) | An improved quadrature hybrid |
| US9270002B2 (en) * | 2013-07-22 | 2016-02-23 | Raytheon Company | Differential-to-single-ended transmission line interface |
| US9319218B2 (en) * | 2014-06-25 | 2016-04-19 | Qualcomm Incorporated | Multi-wire signaling with matched propagation delay among wire pairs |
| US9521058B2 (en) | 2014-06-25 | 2016-12-13 | Qualcomm Incorporated | Multi-wire signaling with matched propagation delay among wire pairs |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1157089B (it) * | 1982-11-24 | 1987-02-11 | Cselt Centro Studi Lab Telecom | Circuito a bassa dissipazione per il pilotaggio di linee di trasmissione di segnali numerici ad alta velocita |
| JPS60134440A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0738253B2 (ja) * | 1986-08-20 | 1995-04-26 | ソニー株式会社 | 磁気記録媒体 |
| US5027013A (en) * | 1987-11-17 | 1991-06-25 | Applied Micro Circuits Corporation | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit |
| US4980580A (en) * | 1989-03-27 | 1990-12-25 | Microelectronics And Computer Technology Corporation | CMOS interconnection circuit |
-
1990
- 1990-01-12 JP JP2003581A patent/JP2892732B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-07 DE DE4100278A patent/DE4100278C2/de not_active Expired - Fee Related
- 1991-01-07 KR KR1019910000087A patent/KR930006724B1/ko not_active IP Right Cessation
- 1991-01-07 US US07/638,568 patent/US5214318A/en not_active Expired - Fee Related
Also Published As
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|---|---|
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| DE4100278A1 (de) | 1991-07-18 |
| JPH03209829A (ja) | 1991-09-12 |
| KR910015044A (ko) | 1991-08-31 |
| KR930006724B1 (ko) | 1993-07-23 |
| US5214318A (en) | 1993-05-25 |
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