JPH0127612B2 - - Google Patents
Info
- Publication number
- JPH0127612B2 JPH0127612B2 JP1565580A JP1565580A JPH0127612B2 JP H0127612 B2 JPH0127612 B2 JP H0127612B2 JP 1565580 A JP1565580 A JP 1565580A JP 1565580 A JP1565580 A JP 1565580A JP H0127612 B2 JPH0127612 B2 JP H0127612B2
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- mos transistor
- circuit
- whose gate
- transistor whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 description 17
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Description
【発明の詳細な説明】
本発明は集積化された論理回路に関し、MOS
―FET（Metal Oxide Semiconductor Field
Effect Transistor）を使用した排他的論理和回
路とそれを応用した一致検出回路の改良に関する
ものである。
―FET（Metal Oxide Semiconductor Field
Effect Transistor）を使用した排他的論理和回
路とそれを応用した一致検出回路の改良に関する
ものである。
周知のごとく一致検出回路とはその全ての入力
が同一の論理レベルにあるとき論理“１”を、少
くとも１つの入力が他の入力と異なつた論理レベ
ルにあるとき論理“０”を発生する回路である。
つまり１例として３ビツトで構成される２入力の
場合を考えると、２つの入力をＡ（A1，A2，A3）
およびＢ（B1，B2，B3）としそのビツトごとの排
他的論理和出力をC1，C2，C3とし総合の一致出
力をC0とすれば C0＝C1＋C2＋C3＝（A1・1＋1・B1） ＋（A2・2＋2・B2）＋（A3・3＋3・
B3） で示される。第１図は、この３ビツト２入力の一
致検出回路をＮ型MOSFETで構成した従来回路
の例である。第１図の回路例では各ビツトごとの
排他的論理和出力C1，C2，C3を３入力の論理和
回路に入力して最終的な一致出力C0を得るため
に３本の結合線（以下結合線と称する）が必要で
ある。第１図では３ビツトの入力データについて
示してあるが、一般にＮビツトの入力データをも
つ一致検出回路では入力データのビツト数Ｎと同
数の結合線が論理回路中に必要となる。また、入
力データのビツト数の増加にしたがつて結合線の
長さも増加する。これらの相乗作用により結合線
の占有する面積は入力データのビツト数の増加に
対して急激に増加し、集積回路上での回路配線領
域の増大を招き、論理回路の効率的な集積化を妨
げていた。
が同一の論理レベルにあるとき論理“１”を、少
くとも１つの入力が他の入力と異なつた論理レベ
ルにあるとき論理“０”を発生する回路である。
つまり１例として３ビツトで構成される２入力の
場合を考えると、２つの入力をＡ（A1，A2，A3）
およびＢ（B1，B2，B3）としそのビツトごとの排
他的論理和出力をC1，C2，C3とし総合の一致出
力をC0とすれば C0＝C1＋C2＋C3＝（A1・1＋1・B1） ＋（A2・2＋2・B2）＋（A3・3＋3・
B3） で示される。第１図は、この３ビツト２入力の一
致検出回路をＮ型MOSFETで構成した従来回路
の例である。第１図の回路例では各ビツトごとの
排他的論理和出力C1，C2，C3を３入力の論理和
回路に入力して最終的な一致出力C0を得るため
に３本の結合線（以下結合線と称する）が必要で
ある。第１図では３ビツトの入力データについて
示してあるが、一般にＮビツトの入力データをも
つ一致検出回路では入力データのビツト数Ｎと同
数の結合線が論理回路中に必要となる。また、入
力データのビツト数の増加にしたがつて結合線の
長さも増加する。これらの相乗作用により結合線
の占有する面積は入力データのビツト数の増加に
対して急激に増加し、集積回路上での回路配線領
域の増大を招き、論理回路の効率的な集積化を妨
げていた。
本発明の主な目的は結合線による有効面積の損
失を減らし集積度を上げ得るように改良した排他
的論理和回路を提供することにある。
失を減らし集積度を上げ得るように改良した排他
的論理和回路を提供することにある。
本発明の排他的論理和回路は、第１制御信号が
そのゲートに入力される第１、第２のMOSトラ
ンジスタと、前記第１制御信号を反転した信号が
そのゲートに入力される第３・第４のMOSトラ
ンジスタと、第２制御信号がそのゲートに入力さ
れる第５、第６のMOSトランジスタと、前記第
２制御信号を反転した信号がそのゲートに入力さ
れる第７、第８のMOSトランジスタを備え、前
記第１および第７のMOSトランジスタの直列接
続と、前記第３および第５のMOSトランジスタ
の直列接続とを並列に接続して第１の論理回路を
構成し、前記第２および第６のMOSトランジス
タの直列接続と、前記第４および第８のMOSト
ランジスタの直列接続とを並列に接続して第２の
論理回路を構成し、前記第１の論理回路の一端を
前記第２の論理回路の一端に接続した箇所から一
致出力を得ることを特徴とする。
そのゲートに入力される第１、第２のMOSトラ
ンジスタと、前記第１制御信号を反転した信号が
そのゲートに入力される第３・第４のMOSトラ
ンジスタと、第２制御信号がそのゲートに入力さ
れる第５、第６のMOSトランジスタと、前記第
２制御信号を反転した信号がそのゲートに入力さ
れる第７、第８のMOSトランジスタを備え、前
記第１および第７のMOSトランジスタの直列接
続と、前記第３および第５のMOSトランジスタ
の直列接続とを並列に接続して第１の論理回路を
構成し、前記第２および第６のMOSトランジス
タの直列接続と、前記第４および第８のMOSト
ランジスタの直列接続とを並列に接続して第２の
論理回路を構成し、前記第１の論理回路の一端を
前記第２の論理回路の一端に接続した箇所から一
致出力を得ることを特徴とする。
本発明によれば従来Ｎビツト入力データのとき
に回路上にＮ本の結合線が必要であつたのが排他
的論理和回路をＮビツト直列接続するだけで済
み、結合線はほとんど不要になる。
に回路上にＮ本の結合線が必要であつたのが排他
的論理和回路をＮビツト直列接続するだけで済
み、結合線はほとんど不要になる。
以下本発明の排他的論理和回路を使用した一致
検出回路の１実施例について第２図により詳細に
説明する。
検出回路の１実施例について第２図により詳細に
説明する。
本発明にはＰ型MOSFET、Ｎ型MOSFET、
CMOS（Complementary MOS）FETの任意の素
子を使用できるが、説明ではＮ型MOFETを例に
して説明する。
CMOS（Complementary MOS）FETの任意の素
子を使用できるが、説明ではＮ型MOFETを例に
して説明する。
第２図は本発明による３ビツト２入力一致検出
回路の場合を示したものである。
回路の場合を示したものである。
第２図において、MOSFET１〜２４はＮ型、
A1，A2，A3およびB1，B2，B3は３ビツト２入
力一致検出回路への２種類の３ビツト入力、1，
Ａ2，3および1，2，3はおのおの前記３ビ
ツト２入力の補入力、0は３ビツト２入力一致
検出回路の出力、P1は第１のブランチ、P2は第
２のブランチ、P3は第３のブランチ、VHは第１
の電位すなわち高電位、VLは第２の電位すなわ
ち低電位を示す。
A1，A2，A3およびB1，B2，B3は３ビツト２入
力一致検出回路への２種類の３ビツト入力、1，
Ａ2，3および1，2，3はおのおの前記３ビ
ツト２入力の補入力、0は３ビツト２入力一致
検出回路の出力、P1は第１のブランチ、P2は第
２のブランチ、P3は第３のブランチ、VHは第１
の電位すなわち高電位、VLは第２の電位すなわ
ち低電位を示す。
第２図の回路においてMOSFET１〜８によつ
て構成される論理回路の出力P1は２つの論理入
力を（A1，A2，A3）（B1，B2，B3）として A1・1＋1・B1 であり、ブランチP2の論理出力は２つの論理入
力を（A1，A2，A3）（B1，B2，B3）として （A1・1＋1・B1）＋（A2・2＋2・B2） であり、同様にブランチP3の論理出力は （A1・1＋1・B1）＋（A2・2＋2・B2） ＋（A3・3＋3・B3） であり、これは同時に出力0である。
て構成される論理回路の出力P1は２つの論理入
力を（A1，A2，A3）（B1，B2，B3）として A1・1＋1・B1 であり、ブランチP2の論理出力は２つの論理入
力を（A1，A2，A3）（B1，B2，B3）として （A1・1＋1・B1）＋（A2・2＋2・B2） であり、同様にブランチP3の論理出力は （A1・1＋1・B1）＋（A2・2＋2・B2） ＋（A3・3＋3・B3） であり、これは同時に出力0である。
これをさらに具体的に説明するならば、入力が
論理レベルで （A1、A2、A3）≡（０、０、０） （B1、B2、B3）≡（０、０、０） の場合Ｎ型MOSFET７，８，１５，１６，２
３，２４が導通することにより出力C0には低電
位VLが伝達され、入力が論理レベルで （A1、A2、A3）≡（１、１、１） （B1、B2、B3）≡（１、１、１） の場合Ｎ型MOSFET５，６，１３，１４，２
１，２２がともに導通して出力0にはやはり低
電位VLが伝達される。従つて入力が （A1、A2、A3）≡（B1、B2、B3） の場合は出力0には論理レベル“０”を発生す
る。この場合各ブランチP1，P2およびP3から前
記高電位VHに達するパスは存在しない。
論理レベルで （A1、A2、A3）≡（０、０、０） （B1、B2、B3）≡（０、０、０） の場合Ｎ型MOSFET７，８，１５，１６，２
３，２４が導通することにより出力C0には低電
位VLが伝達され、入力が論理レベルで （A1、A2、A3）≡（１、１、１） （B1、B2、B3）≡（１、１、１） の場合Ｎ型MOSFET５，６，１３，１４，２
１，２２がともに導通して出力0にはやはり低
電位VLが伝達される。従つて入力が （A1、A2、A3）≡（B1、B2、B3） の場合は出力0には論理レベル“０”を発生す
る。この場合各ブランチP1，P2およびP3から前
記高電位VHに達するパスは存在しない。
他方、入力（A1，A2，A3）（B1，B2，B3）が
（A1、A2、A3）≡＼（B1、B2、B3）
の場合には前記低電位VLから各ブランチP1，P2
およびP3へのパスは存在せず逆にＮ型MOSFET
１と２、MOSFET３と４、MOSFET９と１０、
MOSFET１１と１２、MOSFET１７と１８、
MOSFET１９と２０のうち少なくとも１組が同
時に導通状態となり前記高電位VHへのパスが存
在しているから出力0には論理レベル“１”が
発生する。したがつて第２図の回路は論理的に満
足な一致検出回路を構成していることがわかる。
およびP3へのパスは存在せず逆にＮ型MOSFET
１と２、MOSFET３と４、MOSFET９と１０、
MOSFET１１と１２、MOSFET１７と１８、
MOSFET１９と２０のうち少なくとも１組が同
時に導通状態となり前記高電位VHへのパスが存
在しているから出力0には論理レベル“１”が
発生する。したがつて第２図の回路は論理的に満
足な一致検出回路を構成していることがわかる。
上記説明では第２図を参照して３ビツト２入力
一致検出回路でその動作を説明したがＮビツト２
入力の一致検出回路の場合にも容易に本発明を拡
張することができる。その場合各ビツトの入力信
号が互いに一致していると出力0には論理レベ
ル“０”が、入力信号のその他の組合せの時は出
力0には論理レベル“１”が発生することは明
らかである。
一致検出回路でその動作を説明したがＮビツト２
入力の一致検出回路の場合にも容易に本発明を拡
張することができる。その場合各ビツトの入力信
号が互いに一致していると出力0には論理レベ
ル“０”が、入力信号のその他の組合せの時は出
力0には論理レベル“１”が発生することは明
らかである。
以上説明したように本発明による回路の特徴は
２〜Ｎビツト目の排他的論理和回路が同一な構成
をしていることであり、従つて接続される論理回
路を増加させるならば容易にさらに多ビツト入力
に拡張され得る。
２〜Ｎビツト目の排他的論理和回路が同一な構成
をしていることであり、従つて接続される論理回
路を増加させるならば容易にさらに多ビツト入力
に拡張され得る。
この特徴はＮビツト２入力一致検出回路を集積
回路上に形成する場合に、その占有面積を少なく
するのに大きく貢献する。本発明によるＮビツト
２入力一致検出回路では第１図の従来回路例に見
られるような結合線を特に設ける必要はなく、各
ビツトの排他的論理和回路を縦続接続することに
より最終的な一致検出回路出力が得られる。
回路上に形成する場合に、その占有面積を少なく
するのに大きく貢献する。本発明によるＮビツト
２入力一致検出回路では第１図の従来回路例に見
られるような結合線を特に設ける必要はなく、各
ビツトの排他的論理和回路を縦続接続することに
より最終的な一致検出回路出力が得られる。
以上詳細に説明したように、本発明の排他的論
理和回路を使用すれば、多ビツト２入力一致検出
回路を従来の回路方式に比較して、より高集積度
に集積回路上に実現することができるので、その
効果は大である。
理和回路を使用すれば、多ビツト２入力一致検出
回路を従来の回路方式に比較して、より高集積度
に集積回路上に実現することができるので、その
効果は大である。
第１図は従来の一致検出回路の一例であり、第
２図は本発明の排他的論理和回路を使用した一致
検出回路の一実施例を示す図である。 １〜２４……Ｎ型MOSFET、A1，1，A2，
Ａ2，A3，3，B1，1，B3，2，B3，3……
入力データ、0……一致出力、VH……第１の電
位、VL……第２の電位、P1……第１のブランチ、
P2……第２のブランチ、P3……第３のブランチ。
２図は本発明の排他的論理和回路を使用した一致
検出回路の一実施例を示す図である。 １〜２４……Ｎ型MOSFET、A1，1，A2，
Ａ2，A3，3，B1，1，B3，2，B3，3……
入力データ、0……一致出力、VH……第１の電
位、VL……第２の電位、P1……第１のブランチ、
P2……第２のブランチ、P3……第３のブランチ。
Claims (1)
- １ 第１の電源端子と第１の出力端との間に、第
１の制御信号をゲートにうけるMOSトランジス
タと第２の制御信号をゲートにうけるMOSトラ
ンジスタとを含む第１の直列回路と、前記第１の
制御信号の反転信号をゲートにうけるMOSトラ
ンジスタと前記第２の制御信号の反転信号をゲー
トにうけるMOSトランジスタとを含む第２の直
列回路とを並列に接続し、第２の電源端子と前記
第１の出力端との間に前記第１の制御信号をゲー
トにうけるMOSトランジスタと前記第２の制御
信号の反転信号をゲートにうけるMOSトランジ
スタとを含む第３の直列回路と、前記第１の制御
信号の反転信号をゲートにうけるMOSトランジ
スタと前記第２の制御信号をゲートにうける
MOSトランジスタとを含む第４の直列回路とを
並列に接続した第１の排他的論理和回路と、前記
第１の出力端子と第２の出力端子との間に第３の
制御信号をゲートにうけるMOSトランジスタと
第４の制御信号をゲートにうけるMOSトランジ
スタとを含む第５の直列回路と、前記第３の制御
信号の反転信号をゲートにうけるMOSトランジ
スタと前記第４の制御信号の反転信号をゲートに
うけるMOSトランジスタとを含む第６の直列回
路とを並列に接続し、第２の電源端子と前記第２
の出力端子との間に前記第３の制御信号をゲート
にうけるMOSトランジスタと前記第４の制御信
号の反転信号をゲートにうけるMOSトランジス
タとを含む第７の直列回路と、前記第３の制御信
号の反転信号をゲートにうけるMOSトランジス
タと前記第４の制御信号をゲートにうけるMOS
トランジスタとを含む第８の直列回路とを並列接
続した第２の排他的論理和回路とを含み、前記第
２の出力端子から論理出力をうることを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1565580A JPS56112125A (en) | 1980-02-12 | 1980-02-12 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1565580A JPS56112125A (en) | 1980-02-12 | 1980-02-12 | Logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56112125A JPS56112125A (en) | 1981-09-04 |
| JPH0127612B2 true JPH0127612B2 (ja) | 1989-05-30 |
Family
ID=11894730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1565580A Granted JPS56112125A (en) | 1980-02-12 | 1980-02-12 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56112125A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4451922A (en) * | 1981-12-21 | 1984-05-29 | Ibm Corporation | Transmission logic parity circuit |
| JPS62293426A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 一致検出回路 |
-
1980
- 1980-02-12 JP JP1565580A patent/JPS56112125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56112125A (en) | 1981-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6700405B1 (en) | Logic circuit and full adder using the same | |
| US5224065A (en) | Arithmetic operation unit having bit inversion function | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US6094067A (en) | Output buffer circuit | |
| JPH01166128A (ja) | キャリィルックアヘッド回路 | |
| JPH0127612B2 (ja) | ||
| JPS58209225A (ja) | ３ステ−ト出力回路 | |
| US4891534A (en) | Circuit for comparing magnitudes of binary signals | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| JPS5936426A (ja) | ３ステ−ト出力回路 | |
| JP2546398B2 (ja) | レベル変換回路 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JP2903885B2 (ja) | Ｃｍｏｓ出力バッファ回路 | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 | |
| JPH05206831A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH0431630Y2 (ja) | ||
| JP2674910B2 (ja) | スリーステートバッファ回路 | |
| JP2699496B2 (ja) | 出力回路 | |
| JPS61293016A (ja) | 遅延回路 | |
| JPS61276419A (ja) | 半導体集積回路 | |
| JPS63169120A (ja) | 集積回路の入出力バツフア回路 | |
| JPH011327A (ja) | 論理和回路装置 | |
| JPH0537345A (ja) | 半導体出力バツフア回路 |