JPS61293016A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS61293016A JPS61293016A JP60134767A JP13476785A JPS61293016A JP S61293016 A JPS61293016 A JP S61293016A JP 60134767 A JP60134767 A JP 60134767A JP 13476785 A JP13476785 A JP 13476785A JP S61293016 A JPS61293016 A JP S61293016A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- delay
- output gate
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマスター・スライス半導体集積回路に用いて特
に効果ある遅延回路に関する。
に効果ある遅延回路に関する。
（従来の技術）
半導体集積回路では、通常、インバータ回路の縦続回路
が遅延回路として用いられている。
が遅延回路として用いられている。
（発明が解決しようとする問題点）
しかし、この従来の回路構成によると、大きな遅延量を
必要とする場合には、インバータ回路の縦続段数を増や
すか、または、インバータ回路を構成するトランジスタ
素子のゲート長を大きくしなげればならない。これらは
何れも集積度を低下させチップを大形化せしめるのみで
々く、特にマスター・スライス半導体集積回路のように
、全てのゲート長が同一寸法に定める必要のあるもので
は、きわめて不都合な手段ともなる。
必要とする場合には、インバータ回路の縦続段数を増や
すか、または、インバータ回路を構成するトランジスタ
素子のゲート長を大きくしなげればならない。これらは
何れも集積度を低下させチップを大形化せしめるのみで
々く、特にマスター・スライス半導体集積回路のように
、全てのゲート長が同一寸法に定める必要のあるもので
は、きわめて不都合な手段ともなる。
（発明の目的）
本発明の目的は、上記の情況に鑑み、ゲート長は何等の
関与することなく、且つ少数のトランジスタ素子による
回路構成で大きな遅延量を得ることのできる遅延回路を
提供することである。
関与することなく、且つ少数のトランジスタ素子による
回路構成で大きな遅延量を得ることのできる遅延回路を
提供することである。
（発明の構成）
本発明の遅延回路は、異々る導電形の２種の電界効果ト
ランジスタで論理ゲートを構成する出力ゲート回路と、
前記出力ゲート回路の入力端子に接続されるリミッタ回
路とを含む。
ランジスタで論理ゲートを構成する出力ゲート回路と、
前記出力ゲート回路の入力端子に接続されるリミッタ回
路とを含む。
（問題点を解決するだめの手段）
すなわち、本発明によれば、出力側にゲート回路、例え
ばインバータ回路、ノア回路またはナンド回路を出力ゲ
ート回路として用い、この入力端子にリミッタ回路が接
続される。
ばインバータ回路、ノア回路またはナンド回路を出力ゲ
ート回路として用い、この入力端子にリミッタ回路が接
続される。
（作用）
このリミッタ回路は電源電位ＶＤＤ！ｆ、たはＶＳＳ一
杯にフル・スイングする入力信号の出力ゲート回路への
入力振幅値を、それぞれ電源電位ＶＤＤ以下まだはＶＳ
Ｓ以上に制限する。この際、出力ゲート回路は、入力信
号振幅値の減少と共に遅延量を増大する特性を示す。リ
ミッタ回路は電界効果トランジスタのゲ・−トシきい値
電圧を利用することにより簡単に構成し得るので、僅か
なトランジスタ素子で大きな遅延量を持たせることがで
きる。以下図面を参照して本発明の詳細な説明する。
杯にフル・スイングする入力信号の出力ゲート回路への
入力振幅値を、それぞれ電源電位ＶＤＤ以下まだはＶＳ
Ｓ以上に制限する。この際、出力ゲート回路は、入力信
号振幅値の減少と共に遅延量を増大する特性を示す。リ
ミッタ回路は電界効果トランジスタのゲ・−トシきい値
電圧を利用することにより簡単に構成し得るので、僅か
なトランジスタ素子で大きな遅延量を持たせることがで
きる。以下図面を参照して本発明の詳細な説明する。
（実施例）
第１図は本発明の一実施例を示す回路構成図である。本
実施例では、ソース同志、ドレイン同志およびゲート同
志をそれぞれ共通接続されたＮチャネル形電界効果トラ
ンジスタＱ８およびＰチャネル形電界効果トランジスタ
Ｑ２の対接続からなり、ゲート同志の共通接続線とソー
ス同志またはドレイン同志の何れか一方の共通接続線と
の接続交点を入力端子Ａ、また、残されたドレイン同志
またはソース同志の共通接続線を出力端子Ｂとするトラ
ンジスタしきい値回路１と、これに縦続接続されたイン
バータ回路２とを含む。
実施例では、ソース同志、ドレイン同志およびゲート同
志をそれぞれ共通接続されたＮチャネル形電界効果トラ
ンジスタＱ８およびＰチャネル形電界効果トランジスタ
Ｑ２の対接続からなり、ゲート同志の共通接続線とソー
ス同志またはドレイン同志の何れか一方の共通接続線と
の接続交点を入力端子Ａ、また、残されたドレイン同志
またはソース同志の共通接続線を出力端子Ｂとするトラ
ンジスタしきい値回路１と、これに縦続接続されたイン
バータ回路２とを含む。
ここで、電源電位■ＤＤまたはｖｓｓ ｎにフル・ス
イングしたｌｌｌ１またはｌ１Ｏ１の入力信号Ｖ。
イングしたｌｌｌ１またはｌ１Ｏ１の入力信号Ｖ。
が信号入力端子ａからトランジスタしきい値回路１に入
力すると、トランジスタＱ、およびＱ２は、電源電位Ｖ
ＤＤおよびｖｓｓからそれぞれのゲートしきい値電圧Δ
、およびΔ２だけ振幅が減少した出力電圧Ｖ、をそれぞ
れ出力することができる。
力すると、トランジスタＱ、およびＱ２は、電源電位Ｖ
ＤＤおよびｖｓｓからそれぞれのゲートしきい値電圧Δ
、およびΔ２だけ振幅が減少した出力電圧Ｖ、をそれぞ
れ出力することができる。
すなわち、入力信号Ｖ！に対するリミッタ回路として動
作せしめ得る。
作せしめ得る。
第２図は本実施例のトランジスタしきい値回路の入出力
電圧特性図で、入力信号電圧■、に対して出力電圧■、
かリミッタされる状態を示すものである。このリミッタ
された出力電圧ｖ２は出力端子Ｂからインバータ回路２
の入力端子に入力される。
電圧特性図で、入力信号電圧■、に対して出力電圧■、
かリミッタされる状態を示すものである。このリミッタ
された出力電圧ｖ２は出力端子Ｂからインバータ回路２
の入力端子に入力される。
一般に０ＭＯ８構成を備えたゲート回路は出力側に容量
を持っているが、この種のゲート回路は入力レベルの減
少と共にこの浮遊容量への充放電に長時間を要するよう
になり、ゲート遅延時間ｔｐｄが増大して行く特性を有
している。従って、このリミッタされた出力電圧■２を
入力されたインバータ回路２は、入力信号Ｖ、に対して
大きな遅延量をもつ出力電圧■、信号出力端子すから出
力ぜしめることができる。
を持っているが、この種のゲート回路は入力レベルの減
少と共にこの浮遊容量への充放電に長時間を要するよう
になり、ゲート遅延時間ｔｐｄが増大して行く特性を有
している。従って、このリミッタされた出力電圧■２を
入力されたインバータ回路２は、入力信号Ｖ、に対して
大きな遅延量をもつ出力電圧■、信号出力端子すから出
力ぜしめることができる。
第３図および第４図はそれぞれ、本実施例におけるイン
バータ回路の入力電圧対ゲート遅延時間特性図および入
出力遅延特性図を示すもので、何れもビット１ｌＩＮに
対応させたものである。
バータ回路の入力電圧対ゲート遅延時間特性図および入
出力遅延特性図を示すもので、何れもビット１ｌＩＮに
対応させたものである。
本実施例は出力ゲート回路としてインバータ回路を用い
たが、ノア回路またはナンド回路を用いれば、より一層
遅延量を大きくすることが可能である。
たが、ノア回路またはナンド回路を用いれば、より一層
遅延量を大きくすることが可能である。
第５図および第６図は、それぞれ、本発明の出力ゲート
回路として用い得る論理ゲート回路の一例を示す図で、
３および４はそれぞれノア回路およびナンド回路を示す
。
回路として用い得る論理ゲート回路の一例を示す図で、
３および４はそれぞれノア回路およびナンド回路を示す
。
（発明の効果）
以上詳細に説明したように、本発明によれば、僅か４個
程度のトランジスタ素子を用いるだけで大きな遅延量を
もつ遅延回路を通常の半導体技術により容易に構成し得
るので、集積度を著しく高めることができ、また、トラ
ンジスタ素子のゲート長に長短を生せしめることもない
ので、マスター・スライス半導体集積回路に実施すれば
単動を奏し得る。
程度のトランジスタ素子を用いるだけで大きな遅延量を
もつ遅延回路を通常の半導体技術により容易に構成し得
るので、集積度を著しく高めることができ、また、トラ
ンジスタ素子のゲート長に長短を生せしめることもない
ので、マスター・スライス半導体集積回路に実施すれば
単動を奏し得る。
第１図は本発明の一実施例を示す回路構成図、第２図は
本実施例のトランジスタしきい値回路の入出力電圧性４
生図、第３図および第４図はそれぞれ本実施例における
インバータ回路の入力電圧対ゲート遅延時間特性図、第
５図および第６図はそれぞれ、本発明の出力ゲート回路
として用い得る論理ゲート回路の一例を示す図である。 １・・・・・・トランジスタしきい値回路、２・・−・
−・インバータ回路、３・・・・・・ノア回路、４・川
・・ナンド回路、Ｑ、・・・・・・Ｎチャネル形電界効
果トランジスタ、Ｑ、・・・・・・Ｐチャネル形電界効
果トランジスタ、ａおよびｂ・・・・・・信号入力およ
び出力端子・、ＡおよびＢ・・・・・・トランジスタし
ぎい値回路の入力おＪ：び出力端子、■、・・・・・・
入力信号、ｖ２・・・・・・リミッタされた出力（信号
）電圧、Ｖｓ・・・・・・遅延出力（信号）電圧、Δ、
およびΔ２・・・・・・トランジスタしきい値電圧ｓ
ＶＤＤ ｒ ＶＳ２・・・・・・電源電位。
本実施例のトランジスタしきい値回路の入出力電圧性４
生図、第３図および第４図はそれぞれ本実施例における
インバータ回路の入力電圧対ゲート遅延時間特性図、第
５図および第６図はそれぞれ、本発明の出力ゲート回路
として用い得る論理ゲート回路の一例を示す図である。 １・・・・・・トランジスタしきい値回路、２・・−・
−・インバータ回路、３・・・・・・ノア回路、４・川
・・ナンド回路、Ｑ、・・・・・・Ｎチャネル形電界効
果トランジスタ、Ｑ、・・・・・・Ｐチャネル形電界効
果トランジスタ、ａおよびｂ・・・・・・信号入力およ
び出力端子・、ＡおよびＢ・・・・・・トランジスタし
ぎい値回路の入力おＪ：び出力端子、■、・・・・・・
入力信号、ｖ２・・・・・・リミッタされた出力（信号
）電圧、Ｖｓ・・・・・・遅延出力（信号）電圧、Δ、
およびΔ２・・・・・・トランジスタしきい値電圧ｓ
ＶＤＤ ｒ ＶＳ２・・・・・・電源電位。
Claims (5)
- （１）異なる導電形の２種の電界効果トランジスタで論
理ゲートを構成する出力ゲート回路と、前記出力ゲート
回路の入力端子に接続されるリミッタ回路とを含むこと
を特徴とする遅延回路。 - （２）前記リミッタ回路が、ソース同志、ドレイン同志
およびゲート同志をそれぞれ共通接続する互いに異なる
導電形の２つの電界効果トランジスタの対接続を含み、
前記ゲート同志の共通接続線とソース同志またはドレイ
ン同志の何れか一方の共通接続線との接続交点を入力端
子とし、残されたドレイン同志またはソース同志の共通
接続線を出力端子とするトランジスタしきい値回路で構
成されることを特徴とする特許請求の範囲（１）項記載
の遅延回路。 - （３）前記出力ゲート回路がＣＭＯＳ構成のインバータ
回路から成ることを特徴とする特許請求の範囲第（１）
項記載の遅延回路。 - （４）前記出力ゲート回路がＣＭＯＳ構成のノア回路か
ら成ることを特徴とする特許請求の範囲第（１）項記載
の遅延回路。 - （５）前記出力ゲート回路がＣＭＯＳ構成のナンド回路
から成ることを特徴とする特許請求の範囲第（１）項記
載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134767A JPS61293016A (ja) | 1985-06-20 | 1985-06-20 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134767A JPS61293016A (ja) | 1985-06-20 | 1985-06-20 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61293016A true JPS61293016A (ja) | 1986-12-23 |
Family
ID=15136085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134767A Pending JPS61293016A (ja) | 1985-06-20 | 1985-06-20 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61293016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914326A (en) * | 1987-02-25 | 1990-04-03 | Mitsubishi Denki Kabushiki Kaisha | Delay circuit |
-
1985
- 1985-06-20 JP JP60134767A patent/JPS61293016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914326A (en) * | 1987-02-25 | 1990-04-03 | Mitsubishi Denki Kabushiki Kaisha | Delay circuit |
| US5063313A (en) * | 1987-02-25 | 1991-11-05 | Mitsubishi Denki Kabushiki Kaisha | Delay circuit employing different threshold fet's |
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