JP2712432B2 - 多数決論理回路 - Google Patents
多数決論理回路Info
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- JP2712432B2 JP2712432B2 JP63309284A JP30928488A JP2712432B2 JP 2712432 B2 JP2712432 B2 JP 2712432B2 JP 63309284 A JP63309284 A JP 63309284A JP 30928488 A JP30928488 A JP 30928488A JP 2712432 B2 JP2712432 B2 JP 2712432B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多数決論理回路に関し、特にMOS型の半導体
集積回路装置の多数決論理回路に関する。
集積回路装置の多数決論理回路に関する。
従来のこの種の多数決論理回路は、一例として第５図
に示すような回路がある。
に示すような回路がある。
この回路は、第１の電源端子（電源電圧VDD）と出力
端子TO1との間に、ゲートを第１の入力信号Ａの入力端
子TI2に接続するＰチャネルMOS型の第１のトランジスタ
TR11と、この第１のトランジスタTR11と並列接続しゲー
トを第２の入力信号Ｂの入力端子TI2に接続するＰチャ
ネルMOS型の第２のトランジスタTR12とを備えた第１の
並列回路と、ゲートを第２の入力信号Ｂの入力端子TI1
に接続するＰチャネルMOS型の第３のトランジスタTR13
とこの第３のトランジスタTR13と並列接続しゲートを第
３の入力信号Ｃの入力端子TI3に接続するＰチャネルMOS
型の第４のトランジスタTR14とを備え前記第１の並列回
路と直列接続する第２の並列回路と、ゲートを第３の入
力信号Ｃの入力端子TI3に接続するＰチャネルMOS型の第
５のトランジスタTR15とこの第５のトランジスタTR15と
並列接続しゲートを第１の入力信号Ａの入力端子TI1に
接続するＰチャネルMOS型の第６のトランジスタTR16と
を備え前記第２の並列回路と直列接続する第３の並列回
路とから成る並列直列回路部５を接続し、第２の電源端
子である接地端子と出力端子TO1との間に、ゲートを入
力端子TI1に接続するＮチャネルMOS型の第７のトランジ
スタTR17と、この第７のトランジスタTR17と直列接続し
ゲートを入力端子TI2に接続するＮチャネルMOS型の第８
のトランジスタTR18とを備えた第１の直列回路と、ゲー
トを入力端子TI2に接続するＮチャネルMOS型の第９のト
ランジスタTR19とこの第９のトランジスタTR19と直列接
続しゲートを入力端子TI3に接続するＮチャネルMOS型の
第10のトランジスタTR20とを備え前記第１の直列回路と
並列接続する第２の直列回路と、ゲートを入力端子TI3
に接続するＮチャネルMOS型の第11のトランジスタTR21
とこの第11のトランジスタTR21と直列接続しゲートを入
力端子TI1に接続するＮチャネルMOS型の第12のトランジ
スタTR22とを備え前記第２の直列回路と並列接続する第
３の直列回路とから成る直列回路部６を接続し、出力端
子TO1と出力端子TO2との間にインバータINV1を接続した
構成となっている。
端子TO1との間に、ゲートを第１の入力信号Ａの入力端
子TI2に接続するＰチャネルMOS型の第１のトランジスタ
TR11と、この第１のトランジスタTR11と並列接続しゲー
トを第２の入力信号Ｂの入力端子TI2に接続するＰチャ
ネルMOS型の第２のトランジスタTR12とを備えた第１の
並列回路と、ゲートを第２の入力信号Ｂの入力端子TI1
に接続するＰチャネルMOS型の第３のトランジスタTR13
とこの第３のトランジスタTR13と並列接続しゲートを第
３の入力信号Ｃの入力端子TI3に接続するＰチャネルMOS
型の第４のトランジスタTR14とを備え前記第１の並列回
路と直列接続する第２の並列回路と、ゲートを第３の入
力信号Ｃの入力端子TI3に接続するＰチャネルMOS型の第
５のトランジスタTR15とこの第５のトランジスタTR15と
並列接続しゲートを第１の入力信号Ａの入力端子TI1に
接続するＰチャネルMOS型の第６のトランジスタTR16と
を備え前記第２の並列回路と直列接続する第３の並列回
路とから成る並列直列回路部５を接続し、第２の電源端
子である接地端子と出力端子TO1との間に、ゲートを入
力端子TI1に接続するＮチャネルMOS型の第７のトランジ
スタTR17と、この第７のトランジスタTR17と直列接続し
ゲートを入力端子TI2に接続するＮチャネルMOS型の第８
のトランジスタTR18とを備えた第１の直列回路と、ゲー
トを入力端子TI2に接続するＮチャネルMOS型の第９のト
ランジスタTR19とこの第９のトランジスタTR19と直列接
続しゲートを入力端子TI3に接続するＮチャネルMOS型の
第10のトランジスタTR20とを備え前記第１の直列回路と
並列接続する第２の直列回路と、ゲートを入力端子TI3
に接続するＮチャネルMOS型の第11のトランジスタTR21
とこの第11のトランジスタTR21と直列接続しゲートを入
力端子TI1に接続するＮチャネルMOS型の第12のトランジ
スタTR22とを備え前記第２の直列回路と並列接続する第
３の直列回路とから成る直列回路部６を接続し、出力端
子TO1と出力端子TO2との間にインバータINV1を接続した
構成となっている。
すなわち、入力信号A,B,Cのうちの２つを選び出した
ときできる組合せの数（この場合３）だけの２つのトラ
ンジスタの並列回路を直列接続した回路と、同様の数だ
けの２つのトランジスタの直列回路を並列接続した回路
とから構成されている。
ときできる組合せの数（この場合３）だけの２つのトラ
ンジスタの並列回路を直列接続した回路と、同様の数だ
けの２つのトランジスタの直列回路を並列接続した回路
とから構成されている。
このような構成とすることにより、入力信号A,B,Cの
３つともすべてが“1"の場合、トランジスタTR11〜TR16
はすべてオフ状態になり、同様にトランジスタTR17〜TR
22はすべてオン状態になるので、出力端子TO1からの出
力信号の値は“0"となり、出力端子TO2からの出力信
号ＱはインバータINV1によって反転され“1"となる。
３つともすべてが“1"の場合、トランジスタTR11〜TR16
はすべてオフ状態になり、同様にトランジスタTR17〜TR
22はすべてオン状態になるので、出力端子TO1からの出
力信号の値は“0"となり、出力端子TO2からの出力信
号ＱはインバータINV1によって反転され“1"となる。
同様にして、入力信号A,B,Cのうちから２つが“1"、
１つが“0"の場合、例えば、入力信号A,Bが“1"、入力
信号Ｃが“0"のときは、トランジスタTR11〜TR13,TR16
がオフ状態になり、トランジスタTR17,TR18がオン状態
になるので、出力信号が“0"、出力信号Ｑが“1"とな
る。
１つが“0"の場合、例えば、入力信号A,Bが“1"、入力
信号Ｃが“0"のときは、トランジスタTR11〜TR13,TR16
がオフ状態になり、トランジスタTR17,TR18がオン状態
になるので、出力信号が“0"、出力信号Ｑが“1"とな
る。
また、入力信号A,B,Cのうちの２つが“0"、１つが
“1"の場合、例えば、入力信号A,Bが“0"、入力信号Ｃ
が“1"のときは、トランジスタTR11〜TR13,TR16がオン
状態になり、トランジスタTR17,TR19,TR20,TR22がオフ
状態になるので、出力信号が“1"、出力信号Ｑが“0"
となる。
“1"の場合、例えば、入力信号A,Bが“0"、入力信号Ｃ
が“1"のときは、トランジスタTR11〜TR13,TR16がオン
状態になり、トランジスタTR17,TR19,TR20,TR22がオフ
状態になるので、出力信号が“1"、出力信号Ｑが“0"
となる。
同様にして、入力信号A,B,Cの３つともすべてが“0"
の場合、トランジスタTR11〜TR16はすべてオン状態にな
り、トランジスタTR17〜TR22はすべてオフ状態になるの
で出力信号は“1"、出力信号Ｑは“0"となる。
の場合、トランジスタTR11〜TR16はすべてオン状態にな
り、トランジスタTR17〜TR22はすべてオフ状態になるの
で出力信号は“1"、出力信号Ｑは“0"となる。
上述した従来の多数決論理回路は、入力信号A,B,Cの
うちから２つを選び出したときにできる組合せの数だけ
の２つのトランジスタの並列回路を直列接続した回路
（並列直列回路部５）と、同様の数だけの２つのトラン
ジスタの直列回路を並列接続した回路（直列並列回路部
６）とから構成されているので、出力端子TO1,TO2と電
源端子との間のトランジスタの直列接続数の相違によ
り、出力信号Ｑが“0"から“1"に立上る時間に比べて、
“1"から“0"へ立下る時間が長くなるという欠点があ
る。
うちから２つを選び出したときにできる組合せの数だけ
の２つのトランジスタの並列回路を直列接続した回路
（並列直列回路部５）と、同様の数だけの２つのトラン
ジスタの直列回路を並列接続した回路（直列並列回路部
６）とから構成されているので、出力端子TO1,TO2と電
源端子との間のトランジスタの直列接続数の相違によ
り、出力信号Ｑが“0"から“1"に立上る時間に比べて、
“1"から“0"へ立下る時間が長くなるという欠点があ
る。
本発明の目的は、出力信号Ｑの立下りに要する時間
を、立上りに要する時間と同程度になるように短縮する
ことができる多数決論理回路を提供することにある。
を、立上りに要する時間と同程度になるように短縮する
ことができる多数決論理回路を提供することにある。
本発明の多数決論理回路は、第１の電源端子との間
に、ゲートを第１の入力端子に接続する一導電型の第１
のトランジスタと、ゲートを第２の入力端子に接続し前
記第１のトランジスタと並列接続する一導電型の第２の
トランジスタと、ゲートを第３の入力端子に接続し前記
第１及び第２のトランジスタと直列接続する一導電型の
第３のトランジスタとを備えて接続された第１の直並列
回路部と、前記第１の電源端子と前記出力端子との間
に、ゲートを前記第１の入力端子に接続する一導電型の
第４のトランジスタと、ゲートを前記第２の入力端子に
接続し前記第４のトランジスタと直列接続する一導電型
の第５のトランジスタとを備えて接続された第１の直列
回路部と、第２の電源端子と前記出力端子との間に、ゲ
ートを前記第１の入力端子に接続する逆導電型の第６の
トランジスタと、ゲートを前記第２の入力端子に接続し
前記第６のトランジスタと並列接続する逆導電型の第７
のトランジスタと、ゲートを前記第３の入力端子に接続
し前記第６及び第７のトランジスタと直列接続する逆導
電型の第８のトランジスタとを備えて接続された第２の
直並列回路部と、前記第２の電源端子と前記出力端子と
の間に、ゲートを前記第１の入力端子に接続する逆導電
型の第９のトランジスタと、ゲートを前記第２の入力端
子に接続し前記第９のトランジスタと直列接続する逆導
電型の第10のトランジスタとを備えて接続された第２の
直列回路部とを有している。
に、ゲートを第１の入力端子に接続する一導電型の第１
のトランジスタと、ゲートを第２の入力端子に接続し前
記第１のトランジスタと並列接続する一導電型の第２の
トランジスタと、ゲートを第３の入力端子に接続し前記
第１及び第２のトランジスタと直列接続する一導電型の
第３のトランジスタとを備えて接続された第１の直並列
回路部と、前記第１の電源端子と前記出力端子との間
に、ゲートを前記第１の入力端子に接続する一導電型の
第４のトランジスタと、ゲートを前記第２の入力端子に
接続し前記第４のトランジスタと直列接続する一導電型
の第５のトランジスタとを備えて接続された第１の直列
回路部と、第２の電源端子と前記出力端子との間に、ゲ
ートを前記第１の入力端子に接続する逆導電型の第６の
トランジスタと、ゲートを前記第２の入力端子に接続し
前記第６のトランジスタと並列接続する逆導電型の第７
のトランジスタと、ゲートを前記第３の入力端子に接続
し前記第６及び第７のトランジスタと直列接続する逆導
電型の第８のトランジスタとを備えて接続された第２の
直並列回路部と、前記第２の電源端子と前記出力端子と
の間に、ゲートを前記第１の入力端子に接続する逆導電
型の第９のトランジスタと、ゲートを前記第２の入力端
子に接続し前記第９のトランジスタと直列接続する逆導
電型の第10のトランジスタとを備えて接続された第２の
直列回路部とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１の電源端子（電源電圧VDD）と出
力端子TO1との間に、ゲートを第１の入力信号Ａの入力
端子TI1に接続するＰチャネルMOS型の第１のトランジス
タTR1と、ゲートを第２の入力信号Ｂの入力端子TI2に接
続し前記第１のトランジスタTR1と並列接続するＰチャ
ネルMOS型の第２のトランジスタTR2と、ゲートを第３の
入力信号Ｃの入力端子TI3に接続し前記第１及び第２の
トランジスタTR1,TR2と直列接続するＰチャネルMOS型の
第３のトランジスタTR3とを備えて接続された第１の直
並列回路部１と、第１の電源電圧（VDD）と出力端子TO1
との間に、ゲートを入力端子TI1に接続するＰチャネルM
OS型の第４のトランジスタTR4と、ゲートを入力端子TI2
に接続し第４のトランジスタTR4と直列接続するＰチャ
ネルMOS型の第５のトランジスタTR5とを備えて接続され
た第１の直列回路部２と、第２の電源端子である接地端
子と出力端子TO1との間に、ゲートを入力端子TI1に接続
するＮチャネルMOS型の第６のトランジスタTR6と、ゲー
トを入力端子TI2に接続し第６のトランジスタTR6と並列
接続するＮチャネルMOS型の第７のトランジスタTR7と、
ゲートを入力端子TI3に接続し第６及び第７のトランジ
スタTR6,TR7と直列接続するＮチャネルMOS型の第８のト
ランジスタTR8とを備えて接続された第２の直並列回路
部３と、接地端子と出力端子TO1との間に、ゲートを入
力端子TI1に接続するＮチャネルMOS型の第９のトランジ
スタTR9と、ゲートを入力端子TI2に接続し第９のトラン
ジスタTR9と直列接続するＮチャネルMOS型の第10のトラ
ンジスタTR10とを備えて接続された第２の直列回路部４
と、出力端子TO1と出力端子TO2との間に接続されたイン
バータINV1とを有する構成となっている。
力端子TO1との間に、ゲートを第１の入力信号Ａの入力
端子TI1に接続するＰチャネルMOS型の第１のトランジス
タTR1と、ゲートを第２の入力信号Ｂの入力端子TI2に接
続し前記第１のトランジスタTR1と並列接続するＰチャ
ネルMOS型の第２のトランジスタTR2と、ゲートを第３の
入力信号Ｃの入力端子TI3に接続し前記第１及び第２の
トランジスタTR1,TR2と直列接続するＰチャネルMOS型の
第３のトランジスタTR3とを備えて接続された第１の直
並列回路部１と、第１の電源電圧（VDD）と出力端子TO1
との間に、ゲートを入力端子TI1に接続するＰチャネルM
OS型の第４のトランジスタTR4と、ゲートを入力端子TI2
に接続し第４のトランジスタTR4と直列接続するＰチャ
ネルMOS型の第５のトランジスタTR5とを備えて接続され
た第１の直列回路部２と、第２の電源端子である接地端
子と出力端子TO1との間に、ゲートを入力端子TI1に接続
するＮチャネルMOS型の第６のトランジスタTR6と、ゲー
トを入力端子TI2に接続し第６のトランジスタTR6と並列
接続するＮチャネルMOS型の第７のトランジスタTR7と、
ゲートを入力端子TI3に接続し第６及び第７のトランジ
スタTR6,TR7と直列接続するＮチャネルMOS型の第８のト
ランジスタTR8とを備えて接続された第２の直並列回路
部３と、接地端子と出力端子TO1との間に、ゲートを入
力端子TI1に接続するＮチャネルMOS型の第９のトランジ
スタTR9と、ゲートを入力端子TI2に接続し第９のトラン
ジスタTR9と直列接続するＮチャネルMOS型の第10のトラ
ンジスタTR10とを備えて接続された第２の直列回路部４
と、出力端子TO1と出力端子TO2との間に接続されたイン
バータINV1とを有する構成となっている。
このような構成とすることにより、入力信号A,B,Cす
べてが“1"の場合（以下（A,B,C）＝（1,1,1）と表わ
す。他の入力信号の組合わせについても同様に表わ
す）、ＰチャネルMOS型のトランジスタTR1〜TR5はすべ
てオフ状態になり、同時にＮチャネルMOS型のトランジ
スタTR6〜TR10はすべてオン状態になるので、出力端子T
O1からの出力信号の値は“0"となり出力端子O2からの
出力信号ＱはインバータINV1によって反転され“1"とな
る。
べてが“1"の場合（以下（A,B,C）＝（1,1,1）と表わ
す。他の入力信号の組合わせについても同様に表わ
す）、ＰチャネルMOS型のトランジスタTR1〜TR5はすべ
てオフ状態になり、同時にＮチャネルMOS型のトランジ
スタTR6〜TR10はすべてオン状態になるので、出力端子T
O1からの出力信号の値は“0"となり出力端子O2からの
出力信号ＱはインバータINV1によって反転され“1"とな
る。
同様に、（A,B,C）＝（1,1,0）の場合、トランジスタ
TR1,TR2,TR4,TR5がオフ状態になり、トランジスタTR9,T
R10がオン状態になるので、出力信号が“0"、出力信
号Ｑが“1"となる。
TR1,TR2,TR4,TR5がオフ状態になり、トランジスタTR9,T
R10がオン状態になるので、出力信号が“0"、出力信
号Ｑが“1"となる。
同様に、（A,B,C）＝（1,0,1）の場合、トランジスタ
TR3,TR4がオフ状態になり、トランジスタTR6,TR8がオン
状態になるので、出力信号が“0"、出力信号Ｑが“1"
となる。
TR3,TR4がオフ状態になり、トランジスタTR6,TR8がオン
状態になるので、出力信号が“0"、出力信号Ｑが“1"
となる。
同様に、（A,B,C）＝（0,1,1）の場合、トランジスタ
TR3,TR5がオフ状態になり、トランジスタTR7,TR8がオン
状態になるので、出力信号が“0"、出力信号Ｑが“1"
となる。
TR3,TR5がオフ状態になり、トランジスタTR7,TR8がオン
状態になるので、出力信号が“0"、出力信号Ｑが“1"
となる。
また、（A,B,C）＝（1,0,0）の場合、トランジスタTR
2,TR3がオン状態になり、トランジスタTR8,TR10がオフ
状態になるので、出力信号が“1"、出力信号Ｑが“0"
となる。
2,TR3がオン状態になり、トランジスタTR8,TR10がオフ
状態になるので、出力信号が“1"、出力信号Ｑが“0"
となる。
同様に、（A,B,C）＝（0,1,0）の場合、トランジスタ
TR1,TR3がオン状態になり、トランジスタTR8,TR9がオフ
状態になるので、出力信号が“1"、出力信号Ｑが“0"
となる。
TR1,TR3がオン状態になり、トランジスタTR8,TR9がオフ
状態になるので、出力信号が“1"、出力信号Ｑが“0"
となる。
同様に、（A,B,C）＝（0,0,1）の場合、トランジスタ
TR4,TR5がオン状態になり、トランジスタTR6,TR7,TR9,T
R10がオフ状態になるので、出力信号が“1"、出力信
号Ｑが“0"となる。
TR4,TR5がオン状態になり、トランジスタTR6,TR7,TR9,T
R10がオフ状態になるので、出力信号が“1"、出力信
号Ｑが“0"となる。
また、（A,B,C）＝（0,0,0）の場合、トランジスタTR
1〜TR5がすべてオン状態になり、トランジスタTR6〜TR
10はすべてオフ状態になるので出力信号が“1"、出力
信号Ｑが“0"となる。
1〜TR5がすべてオン状態になり、トランジスタTR6〜TR
10はすべてオフ状態になるので出力信号が“1"、出力
信号Ｑが“0"となる。
このようにして、入力信号A,B,Cの“1",“0"の多数の
方に出力信号Ｑの値が決定される。
方に出力信号Ｑの値が決定される。
第２図〜第４図は本発明の第２〜第４の実施例を示す
回路図である。
回路図である。
第１及び第２の直並列回路部において、２つのトラン
ジスタの並列部分と、この並列部分と直列接続されるト
ランジスタとを入換えても、第１の実施例の第１及び第
２の直並列回路部1,3と同等であるので、これら直並回
路部を組合せることにより上記第２〜第４の実施例が構
成できる。
ジスタの並列部分と、この並列部分と直列接続されるト
ランジスタとを入換えても、第１の実施例の第１及び第
２の直並列回路部1,3と同等であるので、これら直並回
路部を組合せることにより上記第２〜第４の実施例が構
成できる。
以上説明したように本発明は、第１及び第２の入力信
号をそれぞれ対応して入力し並列接続された一導電型の
第１及び第２のトランジスタと、これら第１及び第２の
トランジスタと直列接続し第３の入力信号を入力する一
導電型の第３のトランジスタとを備えた直並列回路部を
第１の電源端子・出力端子間に接続し、第１及び第２の
入力信号をそれぞれ対応して入力し直列接続された一導
電型の第４及び第５のトランジスタを備えた直列回路部
を第１の電源端子・出力端子間に接続し、第１及び第２
の入力信号をそれぞれ対応して入力し並列接続された逆
導電型の第６及び第７のトランジスタとこれら第６及び
第７のトランジスタと直列接続し第３の入力信号を入力
する逆導電型の第８のトランジスタとを備えた直並列回
路部を第２の電源端子・出力端子間に接続し、第１及び
第２の入力信号をそれぞれ対応して入力し直列接続され
た逆導電型の第９及び第10のトランジスタを備えた直列
回路部を第２の電源端子・出力端子間に接続する構成と
することにより、第１の電源端子と出力端子との間の各
径路に直列に接続されるトランジスタの数を、第２の電
源端子と出力端子との間の各径路に直列に接続されるト
ランジスタの数と等しく、かつ従来より少なくすること
ができるので、出力信号Ｑの立下り時間を立上り時間と
同程度に短縮することができる効果がある。
号をそれぞれ対応して入力し並列接続された一導電型の
第１及び第２のトランジスタと、これら第１及び第２の
トランジスタと直列接続し第３の入力信号を入力する一
導電型の第３のトランジスタとを備えた直並列回路部を
第１の電源端子・出力端子間に接続し、第１及び第２の
入力信号をそれぞれ対応して入力し直列接続された一導
電型の第４及び第５のトランジスタを備えた直列回路部
を第１の電源端子・出力端子間に接続し、第１及び第２
の入力信号をそれぞれ対応して入力し並列接続された逆
導電型の第６及び第７のトランジスタとこれら第６及び
第７のトランジスタと直列接続し第３の入力信号を入力
する逆導電型の第８のトランジスタとを備えた直並列回
路部を第２の電源端子・出力端子間に接続し、第１及び
第２の入力信号をそれぞれ対応して入力し直列接続され
た逆導電型の第９及び第10のトランジスタを備えた直列
回路部を第２の電源端子・出力端子間に接続する構成と
することにより、第１の電源端子と出力端子との間の各
径路に直列に接続されるトランジスタの数を、第２の電
源端子と出力端子との間の各径路に直列に接続されるト
ランジスタの数と等しく、かつ従来より少なくすること
ができるので、出力信号Ｑの立下り時間を立上り時間と
同程度に短縮することができる効果がある。
第１図〜第４図はそれぞれ本発明の第１〜第４の実施例
を示す回路図、第５図は従来の多数決論理回路の一例を
示す回路図である。 1,1A……直並列回路部、２……直列回路部、3,3A……直
並列回路部、４……直列回路部、５……並列直列回路
部、６……直列並列回路部、INV1……インバータ、TR1
〜TR22……トランジスタ。
を示す回路図、第５図は従来の多数決論理回路の一例を
示す回路図である。 1,1A……直並列回路部、２……直列回路部、3,3A……直
並列回路部、４……直列回路部、５……並列直列回路
部、６……直列並列回路部、INV1……インバータ、TR1
〜TR22……トランジスタ。
Claims (1)
- 【請求項１】第１の電源端子と出力端子との間に、ゲー
トを第１の入力端子に接続する一導電型の第１のトラン
ジスタと、ゲートを第２の入力端子に接続し前記第１の
トランジスタと並列接続する一導電型の第２のトランジ
スタと、ゲートを第３の入力端子に接続し前記第１及び
第２のトランジスタと直列接続する一導電型の第３のト
ランジスタとを備えて接続された第１の直並列回路部
と、前記第１の電源端子と前記出力端子との間に、ゲー
トを前記第１の入力端子に接続する一導電型の第４のト
ランジスタと、ゲートを前記第２の入力端子に接続し前
記第４のトランジスタと直列接続する一導電型の第５の
トランジスタとを備えて接続された第１の直列回路部
と、第２の電源端子と前記出力端子との間に、ゲートを
前記第１の入力端子に接続する逆導電型の第６のトラン
ジスタと、ゲートを前記第２の入力端子に接続し前記第
６のトランジスタと並列接続する逆導電型の第７のトラ
ンジスタと、ゲートを前記第３の入力端子に接続し前記
第６及び第７のトランジスタと直列接続する逆導電型の
第８のトランジスタとを備えて接続された第２の直並列
回路部と、前記第２の電源端子と前記出力端子との間
に、ゲートを前記第１の入力端子に接続する逆導電型の
第９のトランジスタと、ゲートを前記第２の入力端子に
接続し前記第９のトランジスタと直列接続する逆導電型
の第10のトランジスタとを備えて接続された第２の直列
回路部とを有することを特徴とする多数決論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309284A JP2712432B2 (ja) | 1988-12-06 | 1988-12-06 | 多数決論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309284A JP2712432B2 (ja) | 1988-12-06 | 1988-12-06 | 多数決論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154523A JPH02154523A (ja) | 1990-06-13 |
| JP2712432B2 true JP2712432B2 (ja) | 1998-02-10 |
Family
ID=17991142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309284A Expired - Lifetime JP2712432B2 (ja) | 1988-12-06 | 1988-12-06 | 多数決論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712432B2 (ja) |
-
1988
- 1988-12-06 JP JP63309284A patent/JP2712432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02154523A (ja) | 1990-06-13 |
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