JPH02154523A - 多数決論理回路 - Google Patents
多数決論理回路Info
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- JPH02154523A JPH02154523A JP63309284A JP30928488A JPH02154523A JP H02154523 A JPH02154523 A JP H02154523A JP 63309284 A JP63309284 A JP 63309284A JP 30928488 A JP30928488 A JP 30928488A JP H02154523 A JPH02154523 A JP H02154523A
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- 238000010586 diagram Methods 0.000 description 4
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- 238000007796 conventional method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多数決論理回路に関し、特にＭＯＳ型の半導体
集積回路装置の多数決論理回路に関する。
集積回路装置の多数決論理回路に関する。
従来のこの種の多数決論理回路は、−例として第５図に
示すような回路がある、１ この回路は、第１の電源端子（電源電圧ＶＤＤ ）と出
力端子ＴＯ１との間に、ゲートを第１の入力信号Ａの入
力端子ＴＩｌに接続するＰチャネルＭＯ８型の第１のト
ランジスタＴＲ，、と、この第１のトランジスタＴＲ，
１と並列接続しゲートを第２の入力信号Ｂの入力端子Ｔ
Ｉ２に接続するＰチャネルＭＯ８型の第２のトランジス
タＴＲ１２とを備えた第１の並列回路と、ゲートを第２
の入力信号Ｈの入力端子ＴＩ２に接続するＰチャネルＭ
Ｏ８型の第３のトランジスタＴ Ｒ＋、３とこの第３の
トランジスタＴｆＬ１３と並列接続しゲートを第３の入
力信号Ｃの入力端子ＴＩ３に接続するＰチャネルＭＯ８
型の第４のトランジスタＴ Ｒ，４とを備え前記と 第１の並列回路尤直列接続する第２の並列回路と、ゲー
トを第３の入力信号Ｃの入力端子Ｔ■３に接続するＰチ
ャネルＭＯ８型の第５のトランジスタＴ Ｒ，５とこの
第５のトランジスタＴＲ１５と並列接続しゲートを第１
の入力信号Ａの入力端子’ｌ’ Ｉ 。
示すような回路がある、１ この回路は、第１の電源端子（電源電圧ＶＤＤ ）と出
力端子ＴＯ１との間に、ゲートを第１の入力信号Ａの入
力端子ＴＩｌに接続するＰチャネルＭＯ８型の第１のト
ランジスタＴＲ，、と、この第１のトランジスタＴＲ，
１と並列接続しゲートを第２の入力信号Ｂの入力端子Ｔ
Ｉ２に接続するＰチャネルＭＯ８型の第２のトランジス
タＴＲ１２とを備えた第１の並列回路と、ゲートを第２
の入力信号Ｈの入力端子ＴＩ２に接続するＰチャネルＭ
Ｏ８型の第３のトランジスタＴ Ｒ＋、３とこの第３の
トランジスタＴｆＬ１３と並列接続しゲートを第３の入
力信号Ｃの入力端子ＴＩ３に接続するＰチャネルＭＯ８
型の第４のトランジスタＴ Ｒ，４とを備え前記と 第１の並列回路尤直列接続する第２の並列回路と、ゲー
トを第３の入力信号Ｃの入力端子Ｔ■３に接続するＰチ
ャネルＭＯ８型の第５のトランジスタＴ Ｒ，５とこの
第５のトランジスタＴＲ１５と並列接続しゲートを第１
の入力信号Ａの入力端子’ｌ’ Ｉ 。
に接続するＰチャネルＭＯ８型の第６のトランジヒ
スタＴＲ１６とを備え前記第２の並列回路！直列接続す
る第３の並列回路とから成る並列直列回路部５を接続し
、第２の電源端子である接地端子と出力端子ＴＯ１との
間に、ゲートを入力端子ＴＩ、に接続するＮチャネルＭ
Ｏ８型の第７のトランジスタＴＲ１７と、この第７のト
ランジスタＴＲ１７（！：直列接続しゲートを入力端子
ＴＩ２に接続するＮチャネルＭＯ８型の第８のトランジ
スタＴ Ｒ，８とを備えた第１の直列回路と、ゲートを
入力端子ＴＩ２に接続するＮチャネルｔ４．０ Ｓ型の
第９のトランジスタＴＲ，９とこの第９のトランジスタ
Ｔ Ｒ１９と直列接続しゲートを入力端子ＴＩ３に接続
するＮチャネルＭＯ８型の第１０のトランジスタＴ）（
，２゜とを備え前記第１の直列回路と並列接続する第２
ヒ の直列回路！、ゲートを入力端子Ｔ■３に接続するＮチ
ャネルＭ （Ｊ Ｓ 型の第１１のトランジスタＴＲ２
１とこの第１１のトランジスタＴＲ２，と直列接続しゲ
ートを入力端子ＴＩ、に接続するＮチャネルＭ、Ｏ８型
の第１２のトランジスタＴＲ２，、とを備え前記第２の
直列回路を並列接続する第３の直列回路とから成る直列
回路部６を接続し、出力端子ＴＯ１と出力端子Ｔ０２と
の間にインバータＩＮ■ｌを接続した構成となっている
。
る第３の並列回路とから成る並列直列回路部５を接続し
、第２の電源端子である接地端子と出力端子ＴＯ１との
間に、ゲートを入力端子ＴＩ、に接続するＮチャネルＭ
Ｏ８型の第７のトランジスタＴＲ１７と、この第７のト
ランジスタＴＲ１７（！：直列接続しゲートを入力端子
ＴＩ２に接続するＮチャネルＭＯ８型の第８のトランジ
スタＴ Ｒ，８とを備えた第１の直列回路と、ゲートを
入力端子ＴＩ２に接続するＮチャネルｔ４．０ Ｓ型の
第９のトランジスタＴＲ，９とこの第９のトランジスタ
Ｔ Ｒ１９と直列接続しゲートを入力端子ＴＩ３に接続
するＮチャネルＭＯ８型の第１０のトランジスタＴ）（
，２゜とを備え前記第１の直列回路と並列接続する第２
ヒ の直列回路！、ゲートを入力端子Ｔ■３に接続するＮチ
ャネルＭ （Ｊ Ｓ 型の第１１のトランジスタＴＲ２
１とこの第１１のトランジスタＴＲ２，と直列接続しゲ
ートを入力端子ＴＩ、に接続するＮチャネルＭ、Ｏ８型
の第１２のトランジスタＴＲ２，、とを備え前記第２の
直列回路を並列接続する第３の直列回路とから成る直列
回路部６を接続し、出力端子ＴＯ１と出力端子Ｔ０２と
の間にインバータＩＮ■ｌを接続した構成となっている
。
すなわち、入力信号Ａ、Ｅ、Ｃのうちから２つを選び出
したときできる組合せの数（この場合３）だけの２つの
トランジスタの並列Ｎ路を直列接続した回路と、同様の
数だけの２つのトランジスタの直列回路を並列接続した
回路とから構成されている。
したときできる組合せの数（この場合３）だけの２つの
トランジスタの並列Ｎ路を直列接続した回路と、同様の
数だけの２つのトランジスタの直列回路を並列接続した
回路とから構成されている。
このような構成とすることにより、入力信号Ａ。
Ｂ、Ｃの３つともすべてがゝ１“の場合、トランジスタ
ＴＲ，１，〜Ｔ Ｒ１，はすべてオフ状態になり、同時
にトランジスタ′工”Ｒ１７〜Ｔ Ｒ２２はすべてオン
状態になるので、出力端子ＴＯ１からの出力信号Ｑの値
はＸＸ□“となり、出力端子ＴＯ２からの出力信号Ｑは
インバータＩＮＶｌによって反転されＸｌ“となる。
ＴＲ，１，〜Ｔ Ｒ１，はすべてオフ状態になり、同時
にトランジスタ′工”Ｒ１７〜Ｔ Ｒ２２はすべてオン
状態になるので、出力端子ＴＯ１からの出力信号Ｑの値
はＸＸ□“となり、出力端子ＴＯ２からの出力信号Ｑは
インバータＩＮＶｌによって反転されＸｌ“となる。
同様にして、入力信号Ａ、Ｂ、Ｃのうちの２つがゝゝ１
″ １つがＸＯ“の場合、例えは、入力信〜５ 号Ａ、Ｂがゝゝｌ“、入力信号Ｃがゝゝ０“のときは、
トランジスタＴ Ｒ１１〜ＴＲ１３，ＴＲ１６がオフ状
態になり、トランジスタＴＲ□、、ＴＲ１，がオン状態
になるので、出力信号Ｑがゝゝ０“、出力信号Ｑがゝ１
“となる。
″ １つがＸＯ“の場合、例えは、入力信〜５ 号Ａ、Ｂがゝゝｌ“、入力信号Ｃがゝゝ０“のときは、
トランジスタＴ Ｒ１１〜ＴＲ１３，ＴＲ１６がオフ状
態になり、トランジスタＴＲ□、、ＴＲ１，がオン状態
になるので、出力信号Ｑがゝゝ０“、出力信号Ｑがゝ１
“となる。
また、入力信号Ａ、Ｂ、Ｃのうちの２つが加〃、１つが
ゝ１“の場合、例えば、入力信号Ａ、Ｂがゝゝ０“、入
力信号Ｃがゝゝ１“のときは、トランジスタＴ Ｒ１１
〜Ｔ Ｒ１３、Ｔ Ｒ１６がオン状態になり、トランジ
スタＴＲ，７，ＴＲ，０，ＴＲ２＠ 、ＴＲ２□がオフ
状態になるので、出力信号Ｑがゝゝ１〃、出力信号Ｑが
ゝゝ０″となる。
ゝ１“の場合、例えば、入力信号Ａ、Ｂがゝゝ０“、入
力信号Ｃがゝゝ１“のときは、トランジスタＴ Ｒ１１
〜Ｔ Ｒ１３、Ｔ Ｒ１６がオン状態になり、トランジ
スタＴＲ，７，ＴＲ，０，ＴＲ２＠ 、ＴＲ２□がオフ
状態になるので、出力信号Ｑがゝゝ１〃、出力信号Ｑが
ゝゝ０″となる。
同様にして、入力信号Ａ、Ｂ、Ｃの３つともすべてがゝ
ゝ０“の場合、トランジスタＴ Ｒ１１〜ＴＲ，６ハス
ヘてオン状態にな−リ、トランジスタＴＲ１７〜’１ｔ
２２はすべてオフ状態になるので出力信号Ｑは“１“、
出力信号Ｑはゝゝ０“となる。
ゝ０“の場合、トランジスタＴ Ｒ１１〜ＴＲ，６ハス
ヘてオン状態にな−リ、トランジスタＴＲ１７〜’１ｔ
２２はすべてオフ状態になるので出力信号Ｑは“１“、
出力信号Ｑはゝゝ０“となる。
上述した従来の多数決論理回路は、入力信号Ａ。
Ｂ、Ｃのうちから２つを選び出したときにできる組合せ
の数だけの２つのトランジスタの並列回路を直列接続し
た回路（並列直列回路部５）と、同様の数だけの２つの
トランジスタの直列回路を並列接続した回路（直列並列
回路部６）とから構成されているので、出力端子ＴＯ，
，Ｔｏ２と電源端子との間のトランジスタの直列接続数
の相違によシ、出力信号Ｑがゝゝ０“からゝゝ１“に立
上る時間に比べて、１“から００“へ立下る時間が長く
なるという欠点がある。
の数だけの２つのトランジスタの並列回路を直列接続し
た回路（並列直列回路部５）と、同様の数だけの２つの
トランジスタの直列回路を並列接続した回路（直列並列
回路部６）とから構成されているので、出力端子ＴＯ，
，Ｔｏ２と電源端子との間のトランジスタの直列接続数
の相違によシ、出力信号Ｑがゝゝ０“からゝゝ１“に立
上る時間に比べて、１“から００“へ立下る時間が長く
なるという欠点がある。
本発明の目的は、出力信号Ｑの立下９に要する時間を、
立上シに要する時間と同程度になるように短縮すること
ができる多数決論理回路を提供することにある。
立上シに要する時間と同程度になるように短縮すること
ができる多数決論理回路を提供することにある。
本発明の多数決論理回路は、第１の電源端子との間に、
ゲートを第１の入力端子に接続する一導電型の第１のト
ランジスタと、ゲートを第２の入力端子に接続し前記第
１のトランジスタと並列接続する一導電型の第２のトラ
ンジスタと、ゲートを第３の入力端子に接続し前記第１
及び第２０トランジスタと直列接続する一導電型の第３
のトランジスタとを備えて接続された第１の直並列回路
部と、前記第１の電澱端子と前記出力端子との間に、ゲ
ートを前記第１の入力端子に接続する一導電型の第４の
トランジスタと、ゲートを前記第２の入力端子に接続し
前記第４のトランジスタと直列接続する一導電型の第５
のトランジスタとを備えて接続された第１の直列回路部
と、第２の電源端子と前記出力端子との間に、ゲートを
前記第１の入力端子に接続する逆導電型の第６のトラン
ジスタと、ゲートを前記第２の入力端子に接続し前記第
６のトランジスタと並列接続する逆導電型の第７のトラ
ンジスタと、ゲートを前記第３の入力端子に接続し前記
第６及び第７のトランジスタと直列接続する逆導電型の
第８のトランジスタとを備えて接続された第２の直並列
回路部と、前記第２の電源端子と前記出力端子との間に
、ゲートを前記第１の入力端子に接続する逆導電型の第
９のトランジスタと、ゲートを前記第２の入力端子に接
続し前記第９のトランジスタと直列接続する逆導電型の
第１０のトランジスタとを備えて接続された第２の直列
回路部とを有している。
ゲートを第１の入力端子に接続する一導電型の第１のト
ランジスタと、ゲートを第２の入力端子に接続し前記第
１のトランジスタと並列接続する一導電型の第２のトラ
ンジスタと、ゲートを第３の入力端子に接続し前記第１
及び第２０トランジスタと直列接続する一導電型の第３
のトランジスタとを備えて接続された第１の直並列回路
部と、前記第１の電澱端子と前記出力端子との間に、ゲ
ートを前記第１の入力端子に接続する一導電型の第４の
トランジスタと、ゲートを前記第２の入力端子に接続し
前記第４のトランジスタと直列接続する一導電型の第５
のトランジスタとを備えて接続された第１の直列回路部
と、第２の電源端子と前記出力端子との間に、ゲートを
前記第１の入力端子に接続する逆導電型の第６のトラン
ジスタと、ゲートを前記第２の入力端子に接続し前記第
６のトランジスタと並列接続する逆導電型の第７のトラ
ンジスタと、ゲートを前記第３の入力端子に接続し前記
第６及び第７のトランジスタと直列接続する逆導電型の
第８のトランジスタとを備えて接続された第２の直並列
回路部と、前記第２の電源端子と前記出力端子との間に
、ゲートを前記第１の入力端子に接続する逆導電型の第
９のトランジスタと、ゲートを前記第２の入力端子に接
続し前記第９のトランジスタと直列接続する逆導電型の
第１０のトランジスタとを備えて接続された第２の直列
回路部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１の電源端子（電源電圧ＶＤＤ ）と
出力端子ＴＯ１との間に、ゲートを第１の入力信号Ａの
入力端子Ｔ１１に接続するＰチャネルＭＯ８型の第１の
トランジスタＴＩ−Ｌ１ と、ゲートを第２の入力信号
Ｂの入力端子ＴＩ２に接続し前記第１のトランジスタＴ
Ｒ，と並列接続するＰチャネルＭＯ８型の第２のトラン
ジスタＴＲ２と、ゲートを第３の入力信号Ｃの入力端子
Ｔ■３に接続し前記第１及び第２のトランジスタＴＲ，
、ＴＲ２と直列接続するＰチャネルＭＯ８型の第３のト
ランジスタＴＲ，とを備えて接続された第１の直並列回
路部１と、第１の電源端子（ＶＤＤ ）と出力端子ＴＯ
，との間に、ゲートを入力端子ＴＩ、に接続するＰチャ
ネルＭＯ８型の第４のトランジスタＴＲ，と、ゲートを
入力端子ＴＩ２に接続し第４のトランジスタＴＲ４と直
列接続するＰチャネルＭＯ８型の第５のトランジスタＴ
Ｒ５とを備えて接続された第１の直列回路部２と、第２
の電源端子である接地端子と出力端子ＴＯ１との間に、
ゲートを入力端子Ｔ■１に接続するＮチャネルＭＯ８型
の第６のトランジスタＴＲ６と、ゲートを入力端子Ｔ■
２に接続し第６のトランジスタＴＲ６と並列接続するＮ
チャネルＭＯ８型の第７のトランジスタＴＲ７と、ゲー
トを入力端子Ｔ工３に接続し第６及び第７のトランジス
タＴＲ６，ＴＲ，と直列接続するＮチャネルＭＯ８型の
第８のトランジスタＴＲ８とを備えて接続された第２の
直並列Ｓ型の第９のトランジスタＴＲ９と、ゲートを入
力端子ＴＩ２に接続し第９のトランジスタＴＲ９と直列
接続するＮチャネルＭＯ８型の第１０のトランジスタＴ
Ｒ，ｏとを備えて接続された第２の直列回路部４と、
出力端子ＴＯ１と出力端子ＴＯ２との間に接続されたイ
ンバータＩＮＶｌとを有する構成となっている。
出力端子ＴＯ１との間に、ゲートを第１の入力信号Ａの
入力端子Ｔ１１に接続するＰチャネルＭＯ８型の第１の
トランジスタＴＩ−Ｌ１ と、ゲートを第２の入力信号
Ｂの入力端子ＴＩ２に接続し前記第１のトランジスタＴ
Ｒ，と並列接続するＰチャネルＭＯ８型の第２のトラン
ジスタＴＲ２と、ゲートを第３の入力信号Ｃの入力端子
Ｔ■３に接続し前記第１及び第２のトランジスタＴＲ，
、ＴＲ２と直列接続するＰチャネルＭＯ８型の第３のト
ランジスタＴＲ，とを備えて接続された第１の直並列回
路部１と、第１の電源端子（ＶＤＤ ）と出力端子ＴＯ
，との間に、ゲートを入力端子ＴＩ、に接続するＰチャ
ネルＭＯ８型の第４のトランジスタＴＲ，と、ゲートを
入力端子ＴＩ２に接続し第４のトランジスタＴＲ４と直
列接続するＰチャネルＭＯ８型の第５のトランジスタＴ
Ｒ５とを備えて接続された第１の直列回路部２と、第２
の電源端子である接地端子と出力端子ＴＯ１との間に、
ゲートを入力端子Ｔ■１に接続するＮチャネルＭＯ８型
の第６のトランジスタＴＲ６と、ゲートを入力端子Ｔ■
２に接続し第６のトランジスタＴＲ６と並列接続するＮ
チャネルＭＯ８型の第７のトランジスタＴＲ７と、ゲー
トを入力端子Ｔ工３に接続し第６及び第７のトランジス
タＴＲ６，ＴＲ，と直列接続するＮチャネルＭＯ８型の
第８のトランジスタＴＲ８とを備えて接続された第２の
直並列Ｓ型の第９のトランジスタＴＲ９と、ゲートを入
力端子ＴＩ２に接続し第９のトランジスタＴＲ９と直列
接続するＮチャネルＭＯ８型の第１０のトランジスタＴ
Ｒ，ｏとを備えて接続された第２の直列回路部４と、
出力端子ＴＯ１と出力端子ＴＯ２との間に接続されたイ
ンバータＩＮＶｌとを有する構成となっている。
このような構成とすることにより、入力信号Ａ。
Ｂ、Ｃすべでが９１“の場合（以下（Ａ、Ｂ、Ｃ）（１
，１，１）と表わす。他の入力信号の組合わせについて
も同様に表わす）、ＰチャネルＭＯ８型のトランジスタ
Ｔ Ｒ１−Ｔ Ｒ５はすべてオフ状態になシ、同時にＮ
チャネルＭＯ８型のトランジスタ′１゛Ｒ６〜ＴＲ１ｏ
はすべてオン状態になるので、出力端子ＴＯ１からの出
力信号Ｑの値はゝゝ０“とな９出力端子０２からの出力
信号ＱはインバータＩＮ■ｌによって反転されゝゝｌ“
となる。
，１，１）と表わす。他の入力信号の組合わせについて
も同様に表わす）、ＰチャネルＭＯ８型のトランジスタ
Ｔ Ｒ１−Ｔ Ｒ５はすべてオフ状態になシ、同時にＮ
チャネルＭＯ８型のトランジスタ′１゛Ｒ６〜ＴＲ１ｏ
はすべてオン状態になるので、出力端子ＴＯ１からの出
力信号Ｑの値はゝゝ０“とな９出力端子０２からの出力
信号ＱはインバータＩＮ■ｌによって反転されゝゝｌ“
となる。
同様に、（Ａ、Ｂ、Ｃ）−（１，１，０）の場合、トラ
ンジスタＴＲ１，ＴＲ２，ＴＲ４，ＴＲ５かオフ状態に
なり、トランジスタＩｌｌ Ｒ９，Ｉｌｌ Ｒ、ｏかオ
ン状態になるので、出力信号Ｑがゝゝ０“、出力信号Ｑ
がゝゝ１“となる。
ンジスタＴＲ１，ＴＲ２，ＴＲ４，ＴＲ５かオフ状態に
なり、トランジスタＩｌｌ Ｒ９，Ｉｌｌ Ｒ、ｏかオ
ン状態になるので、出力信号Ｑがゝゝ０“、出力信号Ｑ
がゝゝ１“となる。
同様に、（Ａ、Ｂ、Ｃ）−（１，０，１）の場合、トラ
ンジスタＴＲ３，’ＩＲ４がオフ状態になり、トランジ
スタＴＲ６，ＴＲ，がオン状態になるので、出力信号Ｑ
がゝゝ０“、出力信号Ｑがゝゝ１“となる。
ンジスタＴＲ３，’ＩＲ４がオフ状態になり、トランジ
スタＴＲ６，ＴＲ，がオン状態になるので、出力信号Ｑ
がゝゝ０“、出力信号Ｑがゝゝ１“となる。
同様に、（Ａ、ｉｔ、Ｃ）＝（０，１，１）の場合、ト
ランジスタＴＲ３，’Ｉｔ５がオフ状態になり、トラン
ジスタＴＲ７，ＴＲ８がオン状態になるので、出力信号
Ｑか１０“、出力信号Ｑがゝゝ１ ／／となる。
ランジスタＴＲ３，’Ｉｔ５がオフ状態になり、トラン
ジスタＴＲ７，ＴＲ８がオン状態になるので、出力信号
Ｑか１０“、出力信号Ｑがゝゝ１ ／／となる。
また、（Ａ、Ｂ、Ｃ）−（１，０，０）の場合、トラン
ジスタＴＲ２，ＴＲ３がオン状態になり、トランジスタ
ＴＲ８，’ｌｌｔ＋ｏがオフ状態になるので、出力信号
Ｑがゝゝｌ“、出力信号Ｑがゝゝ０″となる。
ジスタＴＲ２，ＴＲ３がオン状態になり、トランジスタ
ＴＲ８，’ｌｌｔ＋ｏがオフ状態になるので、出力信号
Ｑがゝゝｌ“、出力信号Ｑがゝゝ０″となる。
同様に、（Ａ、１３．Ｃ）−（０，１，０）の場合、ト
ランジスタＴｋＬｌ、’ｌ’ｋＬ３がオン状態になり、
トランジスタＴｌ−Ｌ８．ＴＲ９がオフ状態になるので
、出力信号Ｑがゝゝｌ“、出力信号Ｑがゝゝ０“となる
。
ランジスタＴｋＬｌ、’ｌ’ｋＬ３がオン状態になり、
トランジスタＴｌ−Ｌ８．ＴＲ９がオフ状態になるので
、出力信号Ｑがゝゝｌ“、出力信号Ｑがゝゝ０“となる
。
同様に、（Ａ、Ｂ、Ｃ）−（０，０，１）の場合、トラ
ンジスタＴＲ４，’ｌｔ５がオン状態になシ、トランジ
スタＴＲ６，’ＩＲ７，’ＩＲ０，ＴＲ，ｏがオフ状態
になるので、出力信号Ｑがゝゝ１“、出力信号Ｑがゝゝ
０″となる。
ンジスタＴＲ４，’ｌｔ５がオン状態になシ、トランジ
スタＴＲ６，’ＩＲ７，’ＩＲ０，ＴＲ，ｏがオフ状態
になるので、出力信号Ｑがゝゝ１“、出力信号Ｑがゝゝ
０″となる。
また、（Ａ、ｊｊ、Ｃ）−（０，０，０）の場合、トラ
ンジスタＴＲ１−ＴＲ５はすべてオン状態になり、トラ
ンジスタ１゛Ｒ６〜’ｉ’ ｇ ｌｏはすべてオフ状態
になるので出力信号Ｑがゝゝｌ“、出力信号Ｑがゝゝ０
″となる。
ンジスタＴＲ１−ＴＲ５はすべてオン状態になり、トラ
ンジスタ１゛Ｒ６〜’ｉ’ ｇ ｌｏはすべてオフ状態
になるので出力信号Ｑがゝゝｌ“、出力信号Ｑがゝゝ０
″となる。
第２図〜第４図は本発明の第２〜第４の実施例を示す回
路図である。。
路図である。。
第１及び第２の直並列回路部において、２つのトランジ
スタの並列部分と、この並列部分と直列接続されるトラ
ンジスタとを入換えても、第１の実施例の第１及び第２
の直並列回路部１．３と同等であるので、これら直並列
路部金組合せることによシ上記第２〜第４の実施例が構
成できる。
スタの並列部分と、この並列部分と直列接続されるトラ
ンジスタとを入換えても、第１の実施例の第１及び第２
の直並列回路部１．３と同等であるので、これら直並列
路部金組合せることによシ上記第２〜第４の実施例が構
成できる。
以上説明したように本発明は、第１及び第２の入力信号
をそれぞれ対応して入力し並列接続もれた一導電型の第
１及び第２のトランジスタと、これら第１及び第２のト
ランジスタと直列接続し第３の入力信号を入力する一導
電型の第３のトランジスタとを備えた直並列回路部を第
１の電源端子・出力端子間に接続し、第１及び第２の入
力信号をそれぞれ対応して入力し直列接続された一導電
型の第４及び第５のトランジスタを備えた直列回路部を
第１の電源端子・出力端子間に接続し、第１及び第２の
入力信号をそれぞれ対応して入力し並列接続さ扛た逆導
電型の第６及び第７のトランジスタとこれら第６及び第
７のトランジスタと直列接続し第３の入力信号を入力す
る逆導電型の第８のトランジスタとを備えた直並列回路
部を第２の電源端子・出力端子間に接続し、第１及び第
２の入力信号をそれぞれ対応して入力し直列接続された
逆導電型の第９及び第１０のトランジスタを備えた直列
回路部を第２の電源端子・出力端子間に接続する構成と
することにより、第１の電源端子と出力端子との間の各
径路に直列に接続されるトランジスタの数を、第２の電
源端子と出力端子との間の各径路に直列に接続されるト
ランジスタの数と等しく、かつ従来よシ少なくすること
ができるので、出力信号Ｑの立下り時間を立上シ時間と
同程度に短縮することができる効果がある。
をそれぞれ対応して入力し並列接続もれた一導電型の第
１及び第２のトランジスタと、これら第１及び第２のト
ランジスタと直列接続し第３の入力信号を入力する一導
電型の第３のトランジスタとを備えた直並列回路部を第
１の電源端子・出力端子間に接続し、第１及び第２の入
力信号をそれぞれ対応して入力し直列接続された一導電
型の第４及び第５のトランジスタを備えた直列回路部を
第１の電源端子・出力端子間に接続し、第１及び第２の
入力信号をそれぞれ対応して入力し並列接続さ扛た逆導
電型の第６及び第７のトランジスタとこれら第６及び第
７のトランジスタと直列接続し第３の入力信号を入力す
る逆導電型の第８のトランジスタとを備えた直並列回路
部を第２の電源端子・出力端子間に接続し、第１及び第
２の入力信号をそれぞれ対応して入力し直列接続された
逆導電型の第９及び第１０のトランジスタを備えた直列
回路部を第２の電源端子・出力端子間に接続する構成と
することにより、第１の電源端子と出力端子との間の各
径路に直列に接続されるトランジスタの数を、第２の電
源端子と出力端子との間の各径路に直列に接続されるト
ランジスタの数と等しく、かつ従来よシ少なくすること
ができるので、出力信号Ｑの立下り時間を立上シ時間と
同程度に短縮することができる効果がある。
Ｍ１図〜第４図はそれぞれ木兄ψｊの第１〜第４の実施
例を示す回路図、第５図は従来の多数決論理回路の一例
を示す回路図である。 １、ＩＡ・・・・・・直並列回路部、２・・・・・・伸
動回路部、３．３人・・・・・・直並列回路部、４・・
・・・・直列回路部、５・・・・・・並列直列回路部、
６・・・・・・直列並列回路部、ＩＮＶ、・・・・・・
インバータ、ＴＩ（，１〜ＴＲ２□・・・・・トランジ
スタ。 代理人 弁理士 内 原 晋
例を示す回路図、第５図は従来の多数決論理回路の一例
を示す回路図である。 １、ＩＡ・・・・・・直並列回路部、２・・・・・・伸
動回路部、３．３人・・・・・・直並列回路部、４・・
・・・・直列回路部、５・・・・・・並列直列回路部、
６・・・・・・直列並列回路部、ＩＮＶ、・・・・・・
インバータ、ＴＩ（，１〜ＴＲ２□・・・・・トランジ
スタ。 代理人 弁理士 内 原 晋
Claims (1)
- 第１の電源端子と出力端子との間に、ゲートを第１の入
力端子に接続する一導電型の第１のトランジスタと、ゲ
ートを第２の入力端子に接続し前記第１のトランジスタ
と並列接続する一導電型の第２のトランジスタと、ゲー
トを第３の入力端子に接続し前記第１及び第２のトラン
ジスタと直列接続する一導電型の第３のトランジスタと
を備えて接続された第１の直並列回路部と、前記第１の
電源端子と前記出力端子との間に、ゲートを前記第１の
入力端子に接続する一導電型の第４のトランジスタと、
ゲートを前記第２の入力端子に接続し前記第４のトラン
ジスタと直列接続する一導電型の第５のトランジスタと
を備えて接続された第１の直列回路部と、第２の電源端
子と前記出力端子との間に、ゲートを前記第１の入力端
子に接続する逆導電型の第６のトランジスタと、ゲート
を前記第２の入力端子に接続し前記第６のトランジスタ
と並列接続する逆導電型の第７のトランジスタと、ゲー
トを前記第３の入力端子に接続し前記第６及び第７のト
ランジスタと直列接続する逆導電型の第８のトランジス
タとを備えて接続された第２の直並列回路部と、前記第
２の電源端子と前記出力端子との間に、ゲートを前記第
１の入力端子に接続する逆導電型の第９のトランジスタ
と、ゲートを前記第２の入力端子に接続し前記第９のト
ランジスタと直列接続する逆導電型の第１０のトランジ
スタとを備えて接続された第２の直列回路部とを有する
ことを特徴とする多数決論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309284A JP2712432B2 (ja) | 1988-12-06 | 1988-12-06 | 多数決論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309284A JP2712432B2 (ja) | 1988-12-06 | 1988-12-06 | 多数決論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154523A true JPH02154523A (ja) | 1990-06-13 |
| JP2712432B2 JP2712432B2 (ja) | 1998-02-10 |
Family
ID=17991142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309284A Expired - Lifetime JP2712432B2 (ja) | 1988-12-06 | 1988-12-06 | 多数決論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712432B2 (ja) |
-
1988
- 1988-12-06 JP JP63309284A patent/JP2712432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712432B2 (ja) | 1998-02-10 |
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