JPS59126326A - Ｃ−ｍｏｓアナログスイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はＣ−ＭＯ８アナログスイッチに関するもので
、さらに詳しくいえば、同一半導体基板内にＰチャンネ
ルＭＯ８）ランジスタとＮチャンネルＭＯ８）ランジス
タを形成することにより、構成される相補形ＭＯ８集積
回路におけるＣ−ＭＯＳアナ口（３） ゲスインチに関するものである。

〔従来技術〕

従来のこの種のアナログスイッチ回路の例を第１図およ
び第２図に示し説明すると、まず、第１図において、Ｐ
ｌはＰチャンネルＭＯ８）ランジスタ（以下、トランジ
スタと略称する）、ＮＩＦｉＮチャンネルＭＯ８）ラン
ジスタ（以下、トランジスタと略称する）で、このトラ
ンジスタｐｉのドレインおよびソースをトランジスタＮ
ｌのドレインおよびソースにそれぞれ共通接続にし、こ
れら各接続点をそれぞれ入出力ｌＮ１０ＵＴ、出入力Ｏ
ＵＴ／ＩＮとしてアナログスイッチを構成している。そ
して、このトランジスタｐｌのゲート入力には信号φが
入力し、トランジスタｌ’Ｊｌ　のゲート入力には信号
１が入力されるように構成され、また、トランジスタＰ
１の基板電位は回路上の高電位（ＶＤＤ）となり、トラ
ンジスタＮｌの基板電位は回路上の低電位（Ｖ２Ｏ）と
なっている。

（４） ンジスタ（以下、トランジスタと略称する）％Ｎ２１Ｎ
８はＮチャンネルＭＯ８）ランジスタ（以下、トランジ
スタと略称する）である。そして、トランジスタＰ２の
ドレインおよびソースをトランジスタＮ２のドレインお
よびソースにそれぞれ共通接続し、これら各接続点を入
出力Ｉ　Ｎ１０ＵＴ、　　出入力ＯＵＴ／ＩＮとし、こ
れらはアナログスイッチを構成している。そして、トラ
ンジスタｐｉのゲート入力には信号φが入力され、トラ
ンジスタＮｌのゲート入力には信号岡が入力され、また
、トランジスタＰ１の基板電位は回路上の高電位（ＶＤ
Ｄ）となっている。そして、トランジスタＰ２のドレイ
ンおよびソースとトランジスタＮ２のドレインおよびソ
ースをそれぞれ共通接続し、この接続点の一方を入出力
ｌＮ１０ＵＴとし、接続点の他方はトランジスタＮｌ　
、Ｎ２の基板電位およびトランジスタＮ８のドレインと
共通となるように構成されている。

また、トランジスタｐ２．ｌ’ＪＲのゲート入力には信
号φが入力され、トランジスタＮ２のゲート入力には信
号ｉが入力され、トランジスタＮ８のソースおよび基板
電位は回路上の低電位（Ｖ２Ｏ）となるように構成され
ている。

また、この第１図および第２図などのアナログスイッチ
回路に用いられる通常のＣ−ＭＯＳ断面図は第３図に示
すようガものと力る。

この第３図において、第１図および第２図と同一符号の
ものは相当部分を示し、（１）は５ｉ０２　フィールド
酸化膜、（２）はＰ＋ソースドレイン拡散層、（３）は
Ｐ−アイランド、（４）は狛ソースドレイン拡散層、（
５）はゲート酸化膜、（６）はＶ基板、（７）はＡｔ電
極、（８）は電源端子（Ｖｓｓ）形成用Ｐ＋拡散層、（
９）は電源端子（ＶＤＤ）形成用Ｎ＋拡散層である。

このように構成されたアナログスイッチの動作を第４図
および第５図を参照して説明する。

第４図は横軸に入力電圧ｖＩＮ（ｖ）、縦軸にオン抵抗
ＲＯＮ（Ω）をとって表わした特性図で、第１図、第２
図および後述する第６図に示したアナログスイッチのオ
ン抵抗ＲＯＭと入力電圧ＶＩＮとの関係を示したもので
あり、第５図（ａ）　、　（ｂ）はＮ−ＭＯ８およびＰ
−ＭＯ８単体の回路を示したものである。

まず、この第５図（ａ）に示すＮチャンネルトランジス
タ（Ｎ−ＭＯ８）において、ソースＳの電位が基板電位
ＶＳＳと同じである場合には、このトランジスタはオン
し低抵抗となる。そして、ソースＳの電位が上昇すると
、ゲートＧのゲート電圧を一定（ＶＤＤ）とすれば、ゲ
ート・ソース間の電圧ＶＧ８が減少し、また、ソース−
基板間が逆方向にバイアスされ、基板−チャネル間の空
乏層が広がり、その中の電荷量が増加することにより、
チャネルをｌテ 形成するに必要なゲート電界が増加し、み煽イのしきい
値電圧が上昇するという、バックゲート効果が現われ、
ソースＳの電位の上昇とともに、オン抵抗ＲＯＭが上昇
する。これは第４図に示す実線（イ）の特性である。

つぎに、第５図（ｂ）に示すＰチャンネルトランジスタ
（Ｐ−ＭＯ８）において、ソースＳの電位が基板電位Ｖ
ＤＤと同じである場合には、このトランジスタはオンし
、低抵抗となる。そして、ソースＳの電位が下降すると
、上記第５図（ａ）に示すＮチャン（７） ネルトランジスタと同様にゲート・ソース間電圧ＶＧ８
が減少し、また、バックゲート効果が現われ、ソースＳ
の電位の下降とともにオン抵抗ＲＯＭが上昇する。これ
は、第４図の示す実線←）の特性である。なお、この第
５図（＆）　、　（ｂ）において、Ｄはドレインを示す
。

さて、第１図に示したアナログスイッチ回路において、
信号φが回路上の低電位（Ｖ２Ｏ）であれば、アナログ
スイッチはオン状態となり、信号φが回路上の高電位（
ｙｎｎ）であれば、入出力Ｉ　Ｎ−０ＵＴ間は高インピ
ーダンスとなる。そして、この第１図ニ示スアナログス
イッチのオン抵抗ＲＯＮはトランジスタＰｉ、Ｎｌの両
トランジスタの並列抵抗となり、その特性は第４図に示
す実線（ハ）となる。

つぎに、第２図に示したアナログスイッチ回路において
、信号φが回路上の低電位（ＹＢｓ）でおれば、アナロ
グスイッチはオン状態となり、信号φが回路上の高電位
（ＶＤＤ）であれば、入出力ＩＮ　−〇ＵＴ間は高イン
ピーダンスとなる。そして、トランジスタＮｌおよびト
ランジスタＮ２の基板電位（８） はトランジスタｐｇまたはトランジスタＮ２がオンする
ことにより、入力電圧ＶＸＵの電位と等しくなる。ここ
で、入力ＩＮをソースと考えれば、入力電圧ＶＩＮの変
化によるトランジスタＮｌおよびトランジスタＮ２のソ
ース・基板間の電位差を解消することができ、トランジ
スタＮｌ、Ｎ２はバックゲート効果を抑制することがで
きる。そして、トランジスタＮ１単体の特性は第４図に
示す一点鎖線に）の特性となる。そして、この第２図に
示すアナログスイッチの特性はトランジスタｐｉ　、Ｎ
ｌの並列抵抗と々す、第４図に示す一点鎖線に）の特性
となる。また、トランジスタＮ８は信号φが回路上の高
電位（ＶＤ　Ｄ　）の場合、つまり、入出力ｌＮ−０Ｕ
Ｔ間が高インピーダンスのときオンし、トランジスタＮ
１．Ｎ２の基板電位を低電位とする働きをする。

しかしながら、このようガ従来のアナログスイッチは、
第３図に示すよりなＣ−ＭＯ８構造をもっており、Ｐ−
ＭＯ８の基板は常に回路上の高電位ＶＤＤに固定される
ので、Ｐ−ＭＯ８のバックゲート効果の影響を抑制する
ことができず、オン抵抗が入力電圧の変化で大きく変動
するという欠点があった。

〔発明の概要〕

この発明は以上の点に鑑み、このような問題を解決する
と共にかかる欠点を除去すべくなされたもので、その目
的はＮ−ＭＯ８の基板電位を自由に変化できるだけでな
く、Ｐ−ＭＯ８の基板電位も自由に変化させることで、
Ｐ−ＭＯ８、Ｎ−ＭＯ８どちらのバックゲート効果も抑
制することができ、入力電圧の変動によるオン抵抗の変
動を抑制することができるＣ　−ＭＯＳ　アナログスイ
ッチを提供することにある。

この上うガ目的を達成するため、この発明はＰチャンネ
ルＭＯ８）ランジスタおよびＮチャンネルＭＯ３）ラン
ジスタの基板電位を入力電圧と等しくするようにしたも
のである。

〔発明の実施例〕

以下、図面に基づきこの発明の実施例を詳細に説明する
。

第６図はこの発明によるＣ−ＭＯＳアナログスイツチの
一実施例を示す回路図である。

この第６図において、トランジスタＰＩのドレインおよ
びソースをトランジスタＮｌのドレインおよびソースを
それぞれ共通接続とし、これら各接続点をそれぞれ入出
力ｌＮ１０ＵＴ、出入力ＯＵＴ／ＩＮとし、これらは第
１のアナログスイッチを構成している。そして、トラン
ジスタＰｌのゲート入力には信号φが入力され、トラン
ジスタＮｌのゲート入力には信号１が入力されるように
構成され、また、トランジスタＰ２のドレインとトラン
ジスタＮ２のドレインを共通にすると共に、トランジス
タＰ２　のソースとトランジスタＮ２のソースを共通と
し、一方を入出力ｌＮ１０ＵＴとし、もう一方はトラン
ジスタＮｌ、ＮＺの基板およびトランジスタＮ８のドレ
インと共通と々るように構成されている。そして、トラ
ンジスタＰ２．Ｎｉｌのゲート入力には信号φが入力さ
れ、トランジスタＮ２のゲート入力には信号１が入力さ
れ、また、トランジスタＮ８のソースおよび基板は回路
上の低電位（Ｖｓｓ）となり、トランジスタＰ２の基板
は回路上の高電位（ＶＤＩＩ）と々るように構成されて
いる。

Ｐ４はＰチャンネルＭＯ８）ランジスタ（以下、トラン
ジスタと略称する）、Ｎ４はＮチャンネルＭＯ８）ラン
ジスタ（以下、トランジスタと略称する）で、このトラ
ンジスタＰ４のドレインおよびトランジスタＮ４のドレ
インおよびソースをそれぞれ共通接続とし、一方を入出
力ｌＮ１０ＵＴとし、もう一方はトランジスタＰＩ、Ｐ
４の基板およびトランジスタＰ８のドレインと共通とな
るように構成されている。そして、トランジスタＮ４　
、　ｐａのゲート入力には信号１が入力され、トランジ
スタＰ４のゲート入力には信号φが入力されるように構
成されている。また、トランジスタＰ８　のソース電位
および基板電位は回路上の高電位（ＶＤＤ）となり、ト
ランジスタＮ４の基板電位は回路上の低電位（Ｖ２Ｏ）
となるように構成されている。

第７図は第６図に示す回路を構成するに必要なＣ−ＭＯ
８断面構造の一例を示す断面図である。

この第７図において、（１）はＳｉＯ２フィールド酸化
膜、（２）はＰ＋ソースドレイン拡散層、（３）はＮ−
ＭＯＳを形成するためのＰ−アイランＫ　（４）はＮ＋
ソースドレイン拡散層、（５）はゲート酸化膜、（６）
はＮ基板、（７）はＡｔ電極、（８）はＰ−アイランド
（３）の電位を設定するためのＰ＋拡散層、（９）はＰ
　−ＭＯＳを形成するためのＮ一層（１０）の電位を設
定するための耐拡散層である。そして、（１１）はＮ−
エピタキシャル層、（１２）はＰ−アイランド（３）で
形成した分離領域を示し、（１３）は１形埋込層を示す
。

そして、Ｎ基板（６）上にＮ−形エピタキシャル層（１
１）を成長させ、そのエピタキシャル層表面にＰ−ＭＯ
８を形成し、それを囲むように分離領域（１２）を形成
し、さらに、Ｎ基板（６）上で分離領域（１２）がつな
がるように、１形埋込層（１３）を形成するよう構成さ
れている。

つぎに第６図に示す実施例の動作を説明する。

まず、この第６図に示したアナログスイッチにおいて、
信号φが回路上の低電位（Ｖ８［］）であれば、スイッ
チはオン状態となり、信号φが回路上の高電位（ＶＤＤ
）であれば、入出力ｌＮ−０ＵＴ間は高インピーダンス
となり、スイッチはオフ状態となる。

そして、トランジスタＮｌ　およびトランジスタＮ２の
基板電位はトランジスタＰ２またはトランジスタＮ２が
オンすることにより入力電圧ＶＩＮと等しくなる。ここ
で、入力ＩＮをソースと考えれば、入力電圧ＶＩＮの変
化によるトランジスタＮ１およびトランジスタＮ２のソ
ースと基板間の電位差がなくなり、トランジスタＮｌ、
Ｎ２はバンクゲート効果を抑制することができる。

このトランジスタＮｌ単体の特性は第４図の一点鎖線に
）に示すようになる。そして、トランジスタＰ１および
トランジスタＰ４の基板電位は、トランジスタＰ４また
はトランジスタＮ４がオンすることにより入力電圧ＶＡ
Ｎと等しくなる。ここで、入力ＩＮをソースと考えれば
、入力電圧Ｖ工１１の変化によるトランジスタｐｌ　お
よびＰ４のソースと基板間の電位差がなくなり、トラン
ジスタＰｌ、Ｐ４はバックゲート効果を抑制することが
できる。

このトランジスタＮｌ単体の特性は第４図の点線（へ）
に示すようになる。そして第６図に示すアナロクスイッ
チの特性は、トランジスタＰ１．　、Ｎｌの並列抵抗と
なり、第４図の点線（ト）に示す特性のようになる。ま
た、トランジスタＮ２は、信号φが回路上の高電位（Ｖ
ＩＩ＋））の場合、つまり、入出力ｌＮ−０ＵＴ間が高
インピーダンスで、スイッチがオフのときオンし、トラ
ンジスタＮｌ、ＮＺの基板電位を回路上の低電位（Ｖｓ
ｓ）とする。一方、トランジスタＰ２　も信号φが回路
上の高電位（ＶＤＤ）の場合にオンし、トランジスタＰ
Ｉ、Ｐ４の基板電位を回路上の高電位（ｖＩｌｌＩ］）
とする。

そして、第４図の点線による特性（ト）を見ると、従来
の特性と比較し、オン抵抗Ｒｏｌ＋が低く、また、入力
電圧ＶＩＮに対し、はぼ一定の抵抗値を得られるように
なる。

なお、上記第６図に示す実施例とは異なる別の回路構成
をとっても、Ｐ−ＭＯ８およびＮ−ＭＯＳの基板電位を
入力または出力と同電位にできるものであれば、同様の
効果を奏する。

また、上記実施例においては、Ｎ形基板をもとに説明し
たものであるが、本発明はこれに限定さく１５） れるものではなく、Ｐ形基板で構成したものでも、同様
の効果を奏する。

〔発明の効果〕

以上説明したように、この発明によれば、Ｐ−ＭＯ８お
よびＮ−ＭＯ８）ランジスタの基板電位を入力電圧と等
しくする回路構成としだので、オン抵抗が低く、入力電
圧の変化に対するオン抵抗の変動の少ないアナログスイ
ッチを実現することができるので、実用上の効果は極め
て大である。

【図面の簡単な説明】

第１図および第２図は従来のアナログスイッチの例を示
す回路図、第３図は第１図の回路を実際に構成した場合
を示すＣ−ＭＯ８の断面図、第４図は第１図、第２図お
よび第６図の回路の入力電圧とオン抵抗の関係を示す特
性図、第５図はＮ−ＭＯ８およびＰ　−ＭＯＳ単体の回
路図、第６図はこの発明によるＣ−ＭＯＳアナログスイ
ッチの一実施例を示す回路図、第７図は第６図の回路を
構成するに必要なＣ−ＭＯ８断面構造の一例を示す断面
図である。 （１）・・・・５ｉ０２フイールド酸化膜、（２）・（
１６） ・・・Ｐ＋ソース・ドレイン拡散、（３）・・・・Ｐ−
アイランド、（４）・・・・Ｎ＋ソース・ドレイン拡散
、（５）・・・・ゲート酸化膜、（６）・・・・Ｎ基板
、（７）・・・・Ａｔ電極、（８）・・・・Ｐ＋拡散層
、（９）・・・・Ｎ＋拡散層、（１０）・・・・Ｎ一層
、　（１１）・・・・Ｎ−エービタキシャル層、（１２
）・・・・分離領域、（１３）・・・・Ｐ　埋込層。 代理人　葛　野　信　− 手続補正書（自発） ５６５１８ 昭和　　年　　月　　日 ２、発明の名称 Ｃ−ＭＯＳ　アナログスイッチ ３、補正をする者 代表者片山仁へ部 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 ＋１１　　明細書第７頁第３行の「おいて、」の後に［
ゲー）Ｇのゲート電圧を一定（ＶＤＤ　）とすれば、」
の文章を加入する。 （２１同書同頁第６〜７行の［ゲー）Ｇの拳・・・すれ
ば、」の文章を削除する。 （３）回書同頁第１７行の「おいて、」の後に［ゲ−）
Ｇのゲート電圧を一定（Ｖｓｓ　）とすれば、」の文章
を加入する。 （４）同１１第８頁第４行の「第４図の」を「第４図に
」と補正する。 以　　上

Claims (4)

【特許請求の範囲】
1. （１）同一の半導体基板内にＰチャンネルＭＯ８）ラン
   ジスタとＮチャンネルＷＤＳトランジスタを形成するこ
   とにより構成される相補形ＭｏＳ集積回路において、第
   １の導電形基板上に形成された第１の導電形のエピタキ
   シャル層と、このエピタキシャル層の一部を取り囲むよ
   うに形成された第２の導電形の分離領域と、前記第１の
   導電形基板上に前記分離領域とつながるように形成され
   た第２の導電形の埋込層と、前記分離領域と埋込層とで
   囲まれた前記エピタキシャル層部分に形成された第２の
   導電形ＭＯ８）ランジスタと、第２の導電形のアイラン
   ド部分に形成された第１の導電形ＭＯ８）ランジスタと
   から々す、前記第１の導電形ＭＯＳトランジスタを形成
   する第１のＮ　−ＭＯＳ　）ランジスタのソースおよび
   ドレインと前記第２の導電形ＭＯＳトランジスタを形成
   する第１のＰ−ＭＯＳ）ランジスタのソースおよびドレ
   インとをそれぞれ接続し、これら各接続点をそれぞれ入
   力端子または出力端子に接続することにより第１のアナ
   ログスイッチを構成し、前記第１のＮ−ＭＯＳ　）ラン
   ジスタの基板と入力または出力の間に前記第１の導電形
   ＭＯＳトランジスタを形成する第２のＮ−ＭＯＳ）ラン
   ジスタのソースおよびドレインを前記第２の導電形ＭＯ
   Ｓトランジスタを形成する第２のＰ−ＭＯＳ）ランジス
   タのソースおよびドレインにそれぞれ接続した第２のア
   ナログスイッチを接続し、前記第１のＰ−ＭＯＳ）ラン
   ジスタの基板と出力または入力の間に前記第１の導電形
   ＭＯ８）ランジスタを形成する第３のＮ−ＭＯＳ）ラン
   ジスタのソースおよびドレインを前記第２の導電形ＭＯ
   ８）ランジスタを形成する第３０Ｐ−ＭＯＳ　　）ラン
   ジスタのソースおよびドレインをそれぞれ接続した第３
   のアナログスイッチを接続し、前記第１．第２および第
   ３０Ｐ−ＭＯＳトランジスタのゲート入力には信号を入
   力し、前記第１．第２および第３のＮ−ＭＯＳ）ランジ
   スタのゲート入力には前記信号とは逆極性の信号を入力
   するようにしたことを特徴とするＣ−ＭＯＳアナログス
   イッチ。
2. （２）第２のＮ−ＭＯ８）ランジスタの基板および第３
   のＰ−ＭＯ８）ランジスタの基板をそれぞれのソースま
   たはドレインに接続した特許請求の範囲第１項記載のＣ
   −ＭＯＳアナログスイッチ。
3. （３）分離領域を、相補形ＭＯ８）ランジスタを形成す
   るために半導体基板内に設けられたアイランド部分と同
   時に形成したことを特徴とする特許請求の範囲第１項記
   載のＣ−ＭＯＳアナログスイッチ。
4. （４）第１の導電形をＮ形とし、第２の導電形をＰ形と
   した特許請求の範囲第１項記載のＣ−ＭＯＳアナログス
   イッチ。