JPS59121512A - Ｍｏｓ電源切断回路 - Google Patents
Ｍｏｓ電源切断回路Info
- Publication number
- JPS59121512A JPS59121512A JP57228132A JP22813282A JPS59121512A JP S59121512 A JPS59121512 A JP S59121512A JP 57228132 A JP57228132 A JP 57228132A JP 22813282 A JP22813282 A JP 22813282A JP S59121512 A JPS59121512 A JP S59121512A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- mos
- trs
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/24—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage
Landscapes
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯＳ ）ランジスタを用いた電源切断回
路に関する。
路に関する。
ＭＯ５電源切断回路は、電源電圧がある一定値以下に低
下したとき、自動的に回路中の不要部分（被駆動回路）
への電圧供給を遮断する回路とじて使用される。
下したとき、自動的に回路中の不要部分（被駆動回路）
への電圧供給を遮断する回路とじて使用される。
従来のＭＯ５電源切断回路は、回路構造が大規模で複雑
なものとなっていたので、小規模かつ簡単な構造のＭＯ
８電源切断回路が求められていた。
なものとなっていたので、小規模かつ簡単な構造のＭＯ
８電源切断回路が求められていた。
この発明は、このような事情に鑑みなされたもので、小
規模かつ簡単な構造のＭＯ５電源切断回路を提供するも
のである。
規模かつ簡単な構造のＭＯ５電源切断回路を提供するも
のである。
すなわち、この発明は、電源回路と接地回路間に第１お
よび第２のＭＯＳ トランジスタが直列に接続されると
ともに第３および第４のＭＯＳトランジスタも直列に接
続され、第１．２．４のＭＯＳ ）ランジスタのゲート
が電源回路にそれぞれ接続されるとともに第３のＭＯＳ
トランジスタのゲートが第１および第２のＭＯＳトラ
ンジスタ間に接続され、第３および第４のＭＯＳ トラ
ンジスタ間から被駆動回路への電源回路をとるようにな
っていることを特徴とするＭＯ５電源切断回路をその要
旨としている。以下、実施例をあられす図面にもとづい
てこの発明の詳細な説明する。
よび第２のＭＯＳ トランジスタが直列に接続されると
ともに第３および第４のＭＯＳトランジスタも直列に接
続され、第１．２．４のＭＯＳ ）ランジスタのゲート
が電源回路にそれぞれ接続されるとともに第３のＭＯＳ
トランジスタのゲートが第１および第２のＭＯＳトラ
ンジスタ間に接続され、第３および第４のＭＯＳ トラ
ンジスタ間から被駆動回路への電源回路をとるようにな
っていることを特徴とするＭＯ５電源切断回路をその要
旨としている。以下、実施例をあられす図面にもとづい
てこの発明の詳細な説明する。
第１図は、この発明にかかるｈｔｏｓ Ｋ源切断回路の
実施例をあられす。図にみるように、このＭＯＳ電源切
断回路は、電源回路１と接地回路２間に第１および第２
のＮ型ＭＯＳ ）ランジスタＴｌ ＋ Ｔ２が直列に接
続されるとともに、第３および第４のＮＷＭＯ５）ラン
ジスタＴ３＋ Ｔ４が直列に接続されている。また、第
１．２．４のＮ型ＭＯＳ ）ランジスクＴｌ ＋ Ｔ２
ツＴ４ のゲートｇｌツｇ２ツｇ４ がそれぞれ電
源回路１に接続されるとともに、第３のＮ型ＭＯＳ ）
ランジヌタＴ３ のゲートｇ３ が第１および第２
のＮ型ＭＯＳトランジスタＴｌ＋ Ｔ２ 間ヲつなぐ接
続回路３ａ（普通はソー７・ドレイン間）に接続されて
いる。第３および第４のＮ型ＭＯＳ ）ランジスタＴ３
＋ Ｔ４間をつなぐ接続回路３ｂからは回路４が延び
、回路４の先端には端子５が設けられている。この端子
５には被駆動回路が接続される。すなわち、回路４は被
駆動回路への電源ラインとなっている。図中、Ａ−Ｄ、
０は回路中の位置を示す記号である。
実施例をあられす。図にみるように、このＭＯＳ電源切
断回路は、電源回路１と接地回路２間に第１および第２
のＮ型ＭＯＳ ）ランジスタＴｌ ＋ Ｔ２が直列に接
続されるとともに、第３および第４のＮＷＭＯ５）ラン
ジスタＴ３＋ Ｔ４が直列に接続されている。また、第
１．２．４のＮ型ＭＯＳ ）ランジスクＴｌ ＋ Ｔ２
ツＴ４ のゲートｇｌツｇ２ツｇ４ がそれぞれ電
源回路１に接続されるとともに、第３のＮ型ＭＯＳ ）
ランジヌタＴ３ のゲートｇ３ が第１および第２
のＮ型ＭＯＳトランジスタＴｌ＋ Ｔ２ 間ヲつなぐ接
続回路３ａ（普通はソー７・ドレイン間）に接続されて
いる。第３および第４のＮ型ＭＯＳ ）ランジスタＴ３
＋ Ｔ４間をつなぐ接続回路３ｂからは回路４が延び
、回路４の先端には端子５が設けられている。この端子
５には被駆動回路が接続される。すなわち、回路４は被
駆動回路への電源ラインとなっている。図中、Ａ−Ｄ、
０は回路中の位置を示す記号である。
つぎに、このＭＯＳ電源切断回路の動作状態を具体的な
数値を用いて説明する。電源電圧ＶＤＤを５■、接地回
路の電圧ＶＳＳをＯＶとし、電源電圧が５Ｖ未満となっ
たときＶこ１に源電圧の供給を遮断する場合について説
明する。この場合、たとえば、トランジスタＴＩ−Ｔ４
の闇値電圧ＶＴＩ ＋ ＶＴ２ ＋ ＶＴ３１ＶＴ４を
いずれもｌ Ｖ （ＶＴＩ ＝ ＶＴ２ ＝ ＶＴ３
＝ Ｖ丁４ ＝ＩＶ）とする。そして、トランジスタＴ
１〜Ｔ４の導通時の抵抗をそれぞれＲ１〜１り４とする
と、これらが下記の関係となるよう各トランジスタＴｌ
〜Ｔ４ の特性を決定する。
数値を用いて説明する。電源電圧ＶＤＤを５■、接地回
路の電圧ＶＳＳをＯＶとし、電源電圧が５Ｖ未満となっ
たときＶこ１に源電圧の供給を遮断する場合について説
明する。この場合、たとえば、トランジスタＴＩ−Ｔ４
の闇値電圧ＶＴＩ ＋ ＶＴ２ ＋ ＶＴ３１ＶＴ４を
いずれもｌ Ｖ （ＶＴＩ ＝ ＶＴ２ ＝ ＶＴ３
＝ Ｖ丁４ ＝ＩＶ）とする。そして、トランジスタＴ
１〜Ｔ４の導通時の抵抗をそれぞれＲ１〜１り４とする
と、これらが下記の関係となるよう各トランジスタＴｌ
〜Ｔ４ の特性を決定する。
Ｒｓ ： Ｒ２＝３ ： ２
Ｒ３：Ｒ４＝４：１
このように、トランジスタＴ１〜Ｔ４の闇値電圧と抵抗
を設定すめと、電源電圧が５■のときは端子５から被駆
動回路に電圧か供給されるが、電源電圧が５Ｖ未満にな
ると、被駆動回路への電圧供給が自動的に遮断されるの
である。すなわち、ＶＤＤが５ｖの場合、Ｄ、Ａ間ノ電
位差ＶＤＡけ３Ｖ、Ａ。
を設定すめと、電源電圧が５■のときは端子５から被駆
動回路に電圧か供給されるが、電源電圧が５Ｖ未満にな
ると、被駆動回路への電圧供給が自動的に遮断されるの
である。すなわち、ＶＤＤが５ｖの場合、Ｄ、Ａ間ノ電
位差ＶＤＡけ３Ｖ、Ａ。
０間の電位差ＶＡＯは２Ｖ、Ｄ、Ｂ間の電位差ＶＤＢ（
ｄ４Ｖ、Ｂ、０間の電位差ＶａＯはＩＶとなり、またト
ランジスタＴ３のゲート・ソース間電圧ＶＡＢばＶＡＯ
かｌ’） ＶＢＯを引いたものとｆｘ ル（ＶＡＯ−Ｖ
ＢＯ＝＝ＶＡＢ ）のでｌＶとなる。ＶＡＢはトランジ
スタＴ３の闇値電圧と同じ値であるので、トランジスタ
’ｒ３ｉｄ導通状態（オン状態）となり、駆動のだめの
電源電圧が端子５から被駆動回路に供給される。
ｄ４Ｖ、Ｂ、０間の電位差ＶａＯはＩＶとなり、またト
ランジスタＴ３のゲート・ソース間電圧ＶＡＢばＶＡＯ
かｌ’） ＶＢＯを引いたものとｆｘ ル（ＶＡＯ−Ｖ
ＢＯ＝＝ＶＡＢ ）のでｌＶとなる。ＶＡＢはトランジ
スタＴ３の闇値電圧と同じ値であるので、トランジスタ
’ｒ３ｉｄ導通状態（オン状態）となり、駆動のだめの
電源電圧が端子５から被駆動回路に供給される。
他力、ＶＤＩ）が４ｖとなって下がった場合、ＶＤＡｌ
ｔ”ｉ ２．４ Ｖ 、 ＶＡＯは１．６ Ｖ 、 Ｖ
ＤＢは３．２ Ｖ 、 ＶＢＯは０．８ｖとなるため、
ＶＡＢ （ＶＡＯＶＢＯ） ｉｊ： （１，８Ｖとなる
。すなわち、ＶＡＢはトランジスタＴ３ の関値醒圧
未満となるので、トランジスタＴ３ は非導通状ｍ（
オフ状態）となり、電源電圧σ）供給７５二遮断される
。
ｔ”ｉ ２．４ Ｖ 、 ＶＡＯは１．６ Ｖ 、 Ｖ
ＤＢは３．２ Ｖ 、 ＶＢＯは０．８ｖとなるため、
ＶＡＢ （ＶＡＯＶＢＯ） ｉｊ： （１，８Ｖとなる
。すなわち、ＶＡＢはトランジスタＴ３ の関値醒圧
未満となるので、トランジスタＴ３ は非導通状ｍ（
オフ状態）となり、電源電圧σ）供給７５二遮断される
。
このように、この発明にかかるＭＯＳ電源切断回路は、
第１図に示されているように、小規模かつ簡単な構成で
はあるが、上に述べたように電源電圧の降下を自動的に
検知し、電源電圧が所定電圧以下になると不要部分（被
駆動回路）への電圧供給を遮断することができるのであ
る。
第１図に示されているように、小規模かつ簡単な構成で
はあるが、上に述べたように電源電圧の降下を自動的に
検知し、電源電圧が所定電圧以下になると不要部分（被
駆動回路）への電圧供給を遮断することができるのであ
る。
なお、各トランジスタの闇値電圧および導通時の抵抗は
、遮断を行なうことを必要とする電源電圧ＶＤＤの降下
状況等に応じて適宜法める必要がある。また、前記では
、Ｎ型Δ（ＯＳトランジスタを用いたＭＯＳ電源切断回
路について説明しだが、これは電源電圧が正の場合に使
用されるものである。
、遮断を行なうことを必要とする電源電圧ＶＤＤの降下
状況等に応じて適宜法める必要がある。また、前記では
、Ｎ型Δ（ＯＳトランジスタを用いたＭＯＳ電源切断回
路について説明しだが、これは電源電圧が正の場合に使
用されるものである。
電源電圧が負の場合は、第１ＵＸＪにおいてＮ型ＭＯＳ
トランジスタの代わりにＰ型ＭＯ５）ランジスタを配置
したものを使用する。このＭＯＳ電源切断回路もやはり
、小規模かつ簡単な構造である。
トランジスタの代わりにＰ型ＭＯ５）ランジスタを配置
したものを使用する。このＭＯＳ電源切断回路もやはり
、小規模かつ簡単な構造である。
この発明にかかるＭＯＳ電源切断回路はこのように構成
されるものであって、前記のようにＭＯＳトランジスタ
が配置されているので、小規模かつ簡単な構造となった
。
されるものであって、前記のようにＭＯＳトランジスタ
が配置されているので、小規模かつ簡単な構造となった
。
なお、ＭＯＳ （ＣＭＯＳ）バッファ回路をつぎに説明
するような構成のものとすると、バッファサイズ（バッ
ファ面積）が小さいものとなり、集積度の向上を計るこ
とができるようになる。
するような構成のものとすると、バッファサイズ（バッ
ファ面積）が小さいものとなり、集積度の向上を計るこ
とができるようになる。
１ず、従来のＭＯＳバッファ回路についで説明する。従
来のＭＯＳバッファ回路を第２図に示す。図にみるよう
に、この回路は、電源回路１と接地回路２の間にＰ型Ｍ
Ｏ５トランジスタ１゛５ とＮ型ＭＯ５トランジスタ
Ｔ６ とが直列に接続されている。トランジスタＴ５
と１６間をつなぐ接続回路６からは回路７が延び、回路
７の先端には出力端子８が設けられている。トランジス
タＴ５のゲートｇｓとトランジスタＴ６のゲートｇ６を
つなぐ接続回路９からは回路ｌＯが延び、回路ｌＯの先
端には入力端子１１が設けられている。
来のＭＯＳバッファ回路を第２図に示す。図にみるよう
に、この回路は、電源回路１と接地回路２の間にＰ型Ｍ
Ｏ５トランジスタ１゛５ とＮ型ＭＯ５トランジスタ
Ｔ６ とが直列に接続されている。トランジスタＴ５
と１６間をつなぐ接続回路６からは回路７が延び、回路
７の先端には出力端子８が設けられている。トランジス
タＴ５のゲートｇｓとトランジスタＴ６のゲートｇ６を
つなぐ接続回路９からは回路ｌＯが延び、回路ｌＯの先
端には入力端子１１が設けられている。
このＭＯＳバッファ回路はつぎのように動作する。
入力端子１１にＨの信号が入ると、トランジスタＴ５が
非導通状態、トランジスタＴ６が導通状態となって出力
端子８からＬの信号が出る。他方、入力端子１１にＬの
信号が入ると、トランジスタＴ５が導通状態、トランジ
スタＴ６ が非導通状態となって出力端子８からＨの
信号が出る。
非導通状態、トランジスタＴ６が導通状態となって出力
端子８からＬの信号が出る。他方、入力端子１１にＬの
信号が入ると、トランジスタＴ５が導通状態、トランジ
スタＴ６ が非導通状態となって出力端子８からＨの
信号が出る。
しかし、電子と正孔の移動度に差があるため、このよう
な構成のＭＯＳバッファ回路では、立ち上がり特性と立
ち下刃：り特性とを均衡させようとするト、Ｐ型ＭＯ５
）ランジスタのチャネル幅をＮｕＭＯＳトランジスタの
チャネル幅に比べてかなり太きくしなければならなかっ
た。たとえば、電子の移動度（μ鰻 と正孔の移動度（
μ、）の比が３＝１の場合？（μＮ： ｆｉ、＝３ ：
１ ）には、Ｎ ｆｉ ＭＯＳ トランジスタのチャ
ネル幅（ＷＮ）とＰ ’ｆＪ ＭＯＳ ） ７ ンシス
タのチャネル幅（ＷＰ ）を１ ”３（ＷＮ：ＷＰ＝１
：３）とする必要がある。そのため、Ｐ型トランジスタ
が大きいものとなり、結局、バッファサイズの大きなも
のとなる。
な構成のＭＯＳバッファ回路では、立ち上がり特性と立
ち下刃：り特性とを均衡させようとするト、Ｐ型ＭＯ５
）ランジスタのチャネル幅をＮｕＭＯＳトランジスタの
チャネル幅に比べてかなり太きくしなければならなかっ
た。たとえば、電子の移動度（μ鰻 と正孔の移動度（
μ、）の比が３＝１の場合？（μＮ： ｆｉ、＝３ ：
１ ）には、Ｎ ｆｉ ＭＯＳ トランジスタのチャ
ネル幅（ＷＮ）とＰ ’ｆＪ ＭＯＳ ） ７ ンシス
タのチャネル幅（ＷＰ ）を１ ”３（ＷＮ：ＷＰ＝１
：３）とする必要がある。そのため、Ｐ型トランジスタ
が大きいものとなり、結局、バッファサイズの大きなも
のとなる。
これに対し、ＭＯＳバッファ回路を第３図に示されてい
るような構成とすると、バッファサイズが小さいものと
なる。図にみるように、このＭＯＳバッファ回路は、電
源回路ｌと接地回路２０間にＰ型ＭＯ５ｌ−ランジヌタ
Ｔ７とＮ ！！！！ ＭＯＳ トランジスタＴ８が直列
に接続されている。トランジスタＴ７ （！： トラン
ジスタＴ８をつなぐ接続回路１２からは回路１３が延び
、回路１３の先端には出力端子１４が設けられている。
るような構成とすると、バッファサイズが小さいものと
なる。図にみるように、このＭＯＳバッファ回路は、電
源回路ｌと接地回路２０間にＰ型ＭＯ５ｌ−ランジヌタ
Ｔ７とＮ ！！！！ ＭＯＳ トランジスタＴ８が直列
に接続されている。トランジスタＴ７ （！： トラン
ジスタＴ８をつなぐ接続回路１２からは回路１３が延び
、回路１３の先端には出力端子１４が設けられている。
トランジスタＴ７のゲートｇ７とトランジスタＴ６のゲ
ートｇ８とをつなぐ接続回路１５からは回路１６が延び
、回路１６の先端には入力端子１７が設けられている。
ートｇ８とをつなぐ接続回路１５からは回路１６が延び
、回路１６の先端には入力端子１７が設けられている。
電源回路ｌと回路１；３の間にはトランジスタＴ７と並
列にＮ型ＭＯＳ トランジスタＴ９が接続され、このト
ランジスタＴ９ のゲートｇ９１ｄインバータ１８を
介して入力端子回路１６に接続されている。
列にＮ型ＭＯＳ トランジスタＴ９が接続され、このト
ランジスタＴ９ のゲートｇ９１ｄインバータ１８を
介して入力端子回路１６に接続されている。
このＭＯＳバッファ回路はつぎのように動作する。
入力端子１７にＨの信号が入るとトランジスタＴ７゜Ｔ
９が非導通状態、トランジスタＴ８が導通状態トナって
、出力端子１４からＬの信号が出る。他方、入力端子に
Ｌの信号が入ると、トランジスタＴ７が導通状態となる
とともに、インバータ１８で反転された信号Ｈがゲート
ｇ９に入力されるためトランジスタＴ９も導通状態とな
り、出力端子１４がらＨの信号が出る。すなわち、この
ＭＯＳバッファ回路は第２図に示されてｂるものと同じ
働きをするのである。
９が非導通状態、トランジスタＴ８が導通状態トナって
、出力端子１４からＬの信号が出る。他方、入力端子に
Ｌの信号が入ると、トランジスタＴ７が導通状態となる
とともに、インバータ１８で反転された信号Ｈがゲート
ｇ９に入力されるためトランジスタＴ９も導通状態とな
り、出力端子１４がらＨの信号が出る。すなわち、この
ＭＯＳバッファ回路は第２図に示されてｂるものと同じ
働きをするのである。
コノＭＯＳバッファ回路では、トランジスタＴ７ト’（
ンバ−１’１８は通常〕ＭＯ５（ＣＭＯＳ ）であって
、バッファの作用？行なうトランジスタＴ８ ＋ Ｔ９
に比べて小さくてよい。まだ、トランジスタＴ９はＮ型
ＭＯＳ ）ランジスタであるので、ｇ１４２図に示され
ているトランジスタＴ５に比べて小さくすることができ
る。たとえば、μＮ二μ、が３：ｌの場合はトランジス
タＴ９はトランジスタＴ５の約１／３８ Ｉｆの大きさ
でよい。したがって、第３図に示されていルハツファ回
路は、第２図に示されているものに比べ、全体としてサ
イズの縮小を計ることができるのである。
ンバ−１’１８は通常〕ＭＯ５（ＣＭＯＳ ）であって
、バッファの作用？行なうトランジスタＴ８ ＋ Ｔ９
に比べて小さくてよい。まだ、トランジスタＴ９はＮ型
ＭＯＳ ）ランジスタであるので、ｇ１４２図に示され
ているトランジスタＴ５に比べて小さくすることができ
る。たとえば、μＮ二μ、が３：ｌの場合はトランジス
タＴ９はトランジスタＴ５の約１／３８ Ｉｆの大きさ
でよい。したがって、第３図に示されていルハツファ回
路は、第２図に示されているものに比べ、全体としてサ
イズの縮小を計ることができるのである。
第３図の！ｉ０Ｓバッファ回路において、トランジスタ
Ｔ７Ｈ必ずしも必要とされるものではない。すなわち、
ｖＪ４図に示されているようなＭＯＳバッファ回路であ
ってもサイズの縮小を計ることができるのである。すな
わち、第４図に示されているように、このＭＯＳバッフ
ァ回路は、電源回路１と接地回路２０間に二つのＮ型Ｍ
ＯＳ ）ランジスタＴＩＯ＋Ｔ１１が直列に接続されて
いる。トランジスタＴｌ。
Ｔ７Ｈ必ずしも必要とされるものではない。すなわち、
ｖＪ４図に示されているようなＭＯＳバッファ回路であ
ってもサイズの縮小を計ることができるのである。すな
わち、第４図に示されているように、このＭＯＳバッフ
ァ回路は、電源回路１と接地回路２０間に二つのＮ型Ｍ
ＯＳ ）ランジスタＴＩＯ＋Ｔ１１が直列に接続されて
いる。トランジスタＴｌ。
とＴｌｌとをつなぐ接続回路１９からは回路２ｏが延び
、回路２０の先端には出力端子２１が設けられている。
、回路２０の先端には出力端子２１が設けられている。
また、トランジスタＴ１１のゲートｇｌｌは直接に、他
方、トランジスタＴＩＯのケ）ｇｌ。
方、トランジスタＴＩＯのケ）ｇｌ。
はインバータ２２を介して間接に入力端子２３に接続さ
れている。このＭＯＳバッファ回路では、入力端子２３
にＨの信号が入るとトランジスタＴＩＯは非導通状態、
トランジスタＴｌｌが導通状態となって、出力端子２１
からＬの信号が出る。逆に、入力端子２３にＬの信号が
入るとトランジスタＴＩＯが導通状態、トランジスタＴ
ｌｌが非導通状態となって出力端子２１からＨの信号が
出る。したがって、こノＭＯＳバッファ回路も第２図に
示されているものと同様の働きをする。そして、インバ
ータ２２とトランジスタＴＩＯは、第３図に示されてい
るＭＯＳバッファ回路のインバータ１８とトランジスタ
Ｔ９について説明したのと同じ理由で小さくてよい。し
たがって、このＭＯＳバッファ回路でも、やはり、バッ
ファサイズの縮小を計ることができるのである。
れている。このＭＯＳバッファ回路では、入力端子２３
にＨの信号が入るとトランジスタＴＩＯは非導通状態、
トランジスタＴｌｌが導通状態となって、出力端子２１
からＬの信号が出る。逆に、入力端子２３にＬの信号が
入るとトランジスタＴＩＯが導通状態、トランジスタＴ
ｌｌが非導通状態となって出力端子２１からＨの信号が
出る。したがって、こノＭＯＳバッファ回路も第２図に
示されているものと同様の働きをする。そして、インバ
ータ２２とトランジスタＴＩＯは、第３図に示されてい
るＭＯＳバッファ回路のインバータ１８とトランジスタ
Ｔ９について説明したのと同じ理由で小さくてよい。し
たがって、このＭＯＳバッファ回路でも、やはり、バッ
ファサイズの縮小を計ることができるのである。
第１図はこの発明にかかるＭＯ５電源切断回路の１実施
例の回路図、第２図は従来のＭＯＳバッファ回路の回路
図、第３図および第４図は、それぞれ、バッファサイズ
の縮小が可能なＭＯＳバッファ回路の回路図である。 １・・・電源回路 ２・・・接地回路 ＴＩ−Ｔ４・・
・Ｎ型ＭＯＳトランジスタ ｇ１〜ｇ４・・・ゲート代
理人 弁理士 松 本 武 彦 第１図 ゛ 第２図 第３図 第４ 区
例の回路図、第２図は従来のＭＯＳバッファ回路の回路
図、第３図および第４図は、それぞれ、バッファサイズ
の縮小が可能なＭＯＳバッファ回路の回路図である。 １・・・電源回路 ２・・・接地回路 ＴＩ−Ｔ４・・
・Ｎ型ＭＯＳトランジスタ ｇ１〜ｇ４・・・ゲート代
理人 弁理士 松 本 武 彦 第１図 ゛ 第２図 第３図 第４ 区
Claims (1)
- （１） 電源回路と接地回路間に第１および第２のＭ
ＯＳ ）ランジスタが直列に接続されるとともに第３お
よび第４のＭＯＳ トランジスタも直列に接続され、第
１ 、２ 、４のＭＯＳ トランジスタのゲートが電源
回路にそれぞれ接続されるとともに第３のＭＯＳトラン
ジスタのゲートが第１および第２のＭＯＳトランジスタ
間に接続され、第３および第４のＭＯＳ ）ランジスタ
間から被駆動回路への電源回路をとるようになっている
ことを特徴とするＭＯ５電源切断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228132A JPS59121512A (ja) | 1982-12-28 | 1982-12-28 | Ｍｏｓ電源切断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228132A JPS59121512A (ja) | 1982-12-28 | 1982-12-28 | Ｍｏｓ電源切断回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121512A true JPS59121512A (ja) | 1984-07-13 |
Family
ID=16871712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228132A Pending JPS59121512A (ja) | 1982-12-28 | 1982-12-28 | Ｍｏｓ電源切断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121512A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
| JPS61172118U (ja) * | 1985-04-13 | 1986-10-25 |
-
1982
- 1982-12-28 JP JP57228132A patent/JPS59121512A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
| JPS61172118U (ja) * | 1985-04-13 | 1986-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7554379B2 (en) | High-speed, low-power level shifter for mixed signal-level environments | |
| US4816705A (en) | Bi-CMOS logic circuit | |
| GB2048598A (en) | Cmos class a amplifier | |
| USRE35221E (en) | Schottky enhanced CMOS output circuit | |
| JP2560018B2 (ja) | Ｃｍｏｓ回路 | |
| JPS59121512A (ja) | Ｍｏｓ電源切断回路 | |
| JPH06326593A (ja) | 半導体集積回路装置 | |
| JPH03132115A (ja) | 半導体集積回路 | |
| KR900001813B1 (ko) | 슈미트 회로 | |
| JPS58171126A (ja) | アナログスイッチ装置 | |
| JPH06152376A (ja) | 半導体集積回路装置 | |
| JP2671808B2 (ja) | インタフェース回路 | |
| JPH05327465A (ja) | 半導体集積回路 | |
| JPH057151A (ja) | レベルシフト回路 | |
| JPH06101650B2 (ja) | 半導体集積回路装置 | |
| JPS58137311A (ja) | 差動ソ−スホロワ回路 | |
| JPH04103215A (ja) | 半導体集積回路の入力回路 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPH04306915A (ja) | レベル変換回路 | |
| JPH05136350A (ja) | 論理回路及び半導体装置 | |
| JPH03149873A (ja) | 半導体集積回路装置 | |
| JPS6231217A (ja) | 複合型論理回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPS61216475A (ja) | 電荷転送素子 | |
| JPH0555486A (ja) | 半導体装置 |