JPS61216475A - 電荷転送素子 - Google Patents
電荷転送素子Info
- Publication number
- JPS61216475A JPS61216475A JP5925585A JP5925585A JPS61216475A JP S61216475 A JPS61216475 A JP S61216475A JP 5925585 A JP5925585 A JP 5925585A JP 5925585 A JP5925585 A JP 5925585A JP S61216475 A JPS61216475 A JP S61216475A
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- stage
- potential
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
Ｃ（７）発明は電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐ
ｌｅｄｐｅｖｉｅ； 略してＣＣＤ）の出力回路に関
するものである。
ｌｅｄｐｅｖｉｅ； 略してＣＣＤ）の出力回路に関
するものである。
第４図は従来のＣＯＤの出力回路を示す図である。
図において、＜１１は半導体基板、（２）は半導体基板
（１）と導電形の異なる不純物領域、（３）は多結晶シ
リコンなどで形成したＭＯＳトランジスタのゲート電極
でリセット信号φＲが印加されている。（４１はＣＯＤ
の最終のゲート電極で一定のＤＣバイアスＧｏが印加さ
れている。ＣＯＤ部分は本発明と直接関係がないの゛で
図示していない。（５）〜（８）は出力回路を構成する
トランジスタで、通常半導体基板（１）の上に集積され
る。 ・第５因は別の従来
例で、この場合は第４図のトランジスタ（７１（８）が
抵抗ｔ９） 、 ｔｌ・にお かわっている。
（１）と導電形の異なる不純物領域、（３）は多結晶シ
リコンなどで形成したＭＯＳトランジスタのゲート電極
でリセット信号φＲが印加されている。（４１はＣＯＤ
の最終のゲート電極で一定のＤＣバイアスＧｏが印加さ
れている。ＣＯＤ部分は本発明と直接関係がないの゛で
図示していない。（５）〜（８）は出力回路を構成する
トランジスタで、通常半導体基板（１）の上に集積され
る。 ・第５因は別の従来
例で、この場合は第４図のトランジスタ（７１（８）が
抵抗ｔ９） 、 ｔｌ・にお かわっている。
この場合抵抗の一方または両方が半導体基板（１）の外
側ξと付けることもある。
側ξと付けることもある。
次に動作について説明する。まずＣＯＤから信号電荷が
読み出されてくる前に、リセット信号φＲが′Ｈルベル
となり、ＣＯＤとつながった不純物領域とこれにつなが
ったトランジスタ（５）のゲートのノード（以後ＮＦＩ
） ）の電位をリセットレベル■Ｒとする。リセットが
完了すると、φＲは再び１Ｌルベルとなり、ＮＦＤはフ
ローティングとなる。この時ＮＦＤの電位はφＲの電位
変化がゲート３）とＮＦＤとの容量結合でＮＦＤに伝わ
り、ｖＲより少し低い値ｖＲ−ＶＦＴ−となる。次にゲ
ート（４）の下のポテンシャルバリャを越えてＣＣＤか
ら信号電荷がＮＦＤノードに転送されてくると、信号電
荷Ｑｓｉｇ＋ζ応じてＮＦＩ）の電位はＱｍｉｇ／Ｃｐ
ｐ （ＣＦＤはＮＦＩ）の浮遊容量）だけ下がる。この
時の電位変化をトランジスタ１５）〜（８）又はトラン
ジスタ＋５１１６）と抵抗（９）αＱの回路を通して外
部に出力される。この回路は２段のリースホロワで構成
されている。２段で構成されるのは以下の理由による。
読み出されてくる前に、リセット信号φＲが′Ｈルベル
となり、ＣＯＤとつながった不純物領域とこれにつなが
ったトランジスタ（５）のゲートのノード（以後ＮＦＩ
） ）の電位をリセットレベル■Ｒとする。リセットが
完了すると、φＲは再び１Ｌルベルとなり、ＮＦＤはフ
ローティングとなる。この時ＮＦＤの電位はφＲの電位
変化がゲート３）とＮＦＤとの容量結合でＮＦＤに伝わ
り、ｖＲより少し低い値ｖＲ−ＶＦＴ−となる。次にゲ
ート（４）の下のポテンシャルバリャを越えてＣＣＤか
ら信号電荷がＮＦＤノードに転送されてくると、信号電
荷Ｑｓｉｇ＋ζ応じてＮＦＩ）の電位はＱｍｉｇ／Ｃｐ
ｐ （ＣＦＤはＮＦＩ）の浮遊容量）だけ下がる。この
時の電位変化をトランジスタ１５）〜（８）又はトラン
ジスタ＋５１１６）と抵抗（９）αＱの回路を通して外
部に出力される。この回路は２段のリースホロワで構成
されている。２段で構成されるのは以下の理由による。
出力回路は同一の信号電荷に対して出力が大きいほどよ
いが、前に説明したようにＮＦＤの電位変化はＣＦＤが
小さく、１はど大きくなるので、ＣＦｌ）はできるだけ
小さくする必要があるが、このためにトランジスタ（５
）のサイズはできるだけ小さくする必要がある。トラン
ジスタ毫５）のサイズが小さいと、大きな負荷容量を駆
動することができない。そのため、もう一段の駆動能力
の高いリースホロワが必要となる。駆動能力を高めるた
めにトランジスタ（６）と（８）はコンダクタンスの大
きなものを用いる必要があり、この部分で大きな電力が
消費されていた。
いが、前に説明したようにＮＦＤの電位変化はＣＦＤが
小さく、１はど大きくなるので、ＣＦｌ）はできるだけ
小さくする必要があるが、このためにトランジスタ（５
）のサイズはできるだけ小さくする必要がある。トラン
ジスタ毫５）のサイズが小さいと、大きな負荷容量を駆
動することができない。そのため、もう一段の駆動能力
の高いリースホロワが必要となる。駆動能力を高めるた
めにトランジスタ（６）と（８）はコンダクタンスの大
きなものを用いる必要があり、この部分で大きな電力が
消費されていた。
電力消費を減小させるために、電源電圧■υを下げるこ
とが考えられるが、この時、出力の大きさが変化しない
ようにするために、すべてのトランジスタが飽和領域で
動作する必要がある。従来の出力回路ではゲートの電位
がトランジスタ（６）に比べてトランジスタ＋５１の方
が高いので、ｖＤＤを下げていった時トランジスタ（５
）が先に三極管領域動作に入り、出力の大きさが小さく
なる。その、ため初段のリースホロワの動作１ζよって
ＶＤＤの下限が決ってしまう。
とが考えられるが、この時、出力の大きさが変化しない
ようにするために、すべてのトランジスタが飽和領域で
動作する必要がある。従来の出力回路ではゲートの電位
がトランジスタ（６）に比べてトランジスタ＋５１の方
が高いので、ｖＤＤを下げていった時トランジスタ（５
）が先に三極管領域動作に入り、出力の大きさが小さく
なる。その、ため初段のリースホロワの動作１ζよって
ＶＤＤの下限が決ってしまう。
従来のＣＣＤ出力回路ではこれまで述べたように、２段
のリースホロワが電源を共用しているため、消費電力低
減のための電源電圧低減は、消費電力の小さな初段のリ
ースホロワの動作で制限され、十分な消費電力の低減す
ることができないという問題点があった。
のリースホロワが電源を共用しているため、消費電力低
減のための電源電圧低減は、消費電力の小さな初段のリ
ースホロワの動作で制限され、十分な消費電力の低減す
ることができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＣＣＤの出力回路における消費電力低減を有
効に達成することができる回路を得ることを目的とする
。
たもので、ＣＣＤの出力回路における消費電力低減を有
効に達成することができる回路を得ることを目的とする
。
この発明に係るＣＣＤ出力回路は、初段のリースホロワ
と二段目のリースホロワのチャネル型を異なったものと
し、ＣＣＤ出力リセット時の二段目のリースホロワを流
れる貫通電流をカットすることによって消費電力を低減
するものである。
と二段目のリースホロワのチャネル型を異なったものと
し、ＣＣＤ出力リセット時の二段目のリースホロワを流
れる貫通電流をカットすることによって消費電力を低減
するものである。
この発明における出力回路は、初段のリースホロワをｎ
チャネルで、二段目のリースホロワをＰチャネルで形成
し、二段目のリースホロワの接地電位を、ＣＣＤ出力が
リセット時の初段リースホロワの出力が二段目のリース
ホロワに入力された時、二段目のリースホロワを非動作
状態になるように設定することによって、有効に消費電
力低減を達成することができる。
チャネルで、二段目のリースホロワをＰチャネルで形成
し、二段目のリースホロワの接地電位を、ＣＣＤ出力が
リセット時の初段リースホロワの出力が二段目のリース
ホロワに入力された時、二段目のリースホロワを非動作
状態になるように設定することによって、有効に消費電
力低減を達成することができる。
以下、この発明の一実施例を図について説明する。第１
図において、トランジスタ＋１１１ ＃ ｔ１２！はＰ
チャネル（他のトランジスタとＣＣＤはｎチャネルとす
る）で、（１３はＰチャネルトランジスタ（１１１＃
ＩＬｌを形成するために設けたｎ形不純物領域（ｎウェ
ル）である。トランジスタ叫とｎウェル１１ｍに接続す
る電源ｖＤＤ２は正値のＤＣ電源であるがこの場合は二
段目リースホロワの接地側として働く。、トランジスタ
Ｕに接続するｖｓｓはｎチャネル側の接地電位であるが
、二段目のリースホロワの電源端子となっている。人心
２はトランジスタ０のゲートに加えられるＤＣ電源であ
る。
図において、トランジスタ＋１１１ ＃ ｔ１２！はＰ
チャネル（他のトランジスタとＣＣＤはｎチャネルとす
る）で、（１３はＰチャネルトランジスタ（１１１＃
ＩＬｌを形成するために設けたｎ形不純物領域（ｎウェ
ル）である。トランジスタ叫とｎウェル１１ｍに接続す
る電源ｖＤＤ２は正値のＤＣ電源であるがこの場合は二
段目リースホロワの接地側として働く。、トランジスタ
Ｕに接続するｖｓｓはｎチャネル側の接地電位であるが
、二段目のリースホロワの電源端子となっている。人心
２はトランジスタ０のゲートに加えられるＤＣ電源であ
る。
第２図は従来例第６図に相当する本発明の実施例でトラ
ンジスタ叫が抵抗Ｉにおきかわ−７ている。
ンジスタ叫が抵抗Ｉにおきかわ−７ている。
次に本発明の動作に−）いて説明する。第８図は本発明
の詳細な説明するクロック・出力・電流のタイミング図
である。第８図でＡはリセットクロックφＲ，Ｂは”Ｆ
Ｄの電位、Ｃはり。ｕ＋（出力）、Ｄは二段目のリース
ホロワを流れる電流を示している。
の詳細な説明するクロック・出力・電流のタイミング図
である。第８図でＡはリセットクロックφＲ，Ｂは”Ｆ
Ｄの電位、Ｃはり。ｕ＋（出力）、Ｄは二段目のリース
ホロワを流れる電流を示している。
まずリセットクロック（φＲ）が１Ｈルベルになるとリ
セットゲート１３）を通して、ＮＦＤはＶＲレベルにリ
セットされる。この時の１段目のリースホロワの出力電
圧ｖＲとする。ｖＤＤｔをｖｋより低い電位に設定する
と、化石端子はｖＤＤ２より高い電位にはなり得ないた
め、トランジスタ＠はＯＦＦとなり、この状態ではトラ
ンジスタ０叫を流れる貫通電流は流れない。ｖＧＧ、！
はトランジスタ＠が常ＣノＮとなるように設定するので
、この時の出力レベルはｖＤＤｇとなる。
セットゲート１３）を通して、ＮＦＤはＶＲレベルにリ
セットされる。この時の１段目のリースホロワの出力電
圧ｖＲとする。ｖＤＤｔをｖｋより低い電位に設定する
と、化石端子はｖＤＤ２より高い電位にはなり得ないた
め、トランジスタ＠はＯＦＦとなり、この状態ではトラ
ンジスタ０叫を流れる貫通電流は流れない。ｖＧＧ、！
はトランジスタ＠が常ＣノＮとなるように設定するので
、この時の出力レベルはｖＤＤｇとなる。
次にリセットクロック（φＲ）が１Ｌルベルとなると、
従来例で説明したように、ゲート（３）とＮＦＩ）間の
容量結合のためＮＦＤの電位はＶＲ−ηりとなる。トラ
ンジスタ回のしきい値電圧をη■としＶＲ−負り＋ ’
ＴＲ＜ ＶＤＤｌとすると、それまでＯＦＦ状態となっ
ていたトランジスタ圓はＯＮ状態となり、正常なリース
ホロワ動作を開始する。さらにＮＦＤ部分に信号電荷が
現われるとこの部分の電位は信号量に応じて第８図Ｂの
ｖｓｉｇと示したようなレベルで変動する。この間、二
段目のリースホロワの入力電位はトランジスタｌがＯＮ
状態となる電位となって正常なリースホロワ動作を続け
る。
従来例で説明したように、ゲート（３）とＮＦＩ）間の
容量結合のためＮＦＤの電位はＶＲ−ηりとなる。トラ
ンジスタ回のしきい値電圧をη■としＶＲ−負り＋ ’
ＴＲ＜ ＶＤＤｌとすると、それまでＯＦＦ状態となっ
ていたトランジスタ圓はＯＮ状態となり、正常なリース
ホロワ動作を開始する。さらにＮＦＤ部分に信号電荷が
現われるとこの部分の電位は信号量に応じて第８図Ｂの
ｖｓｉｇと示したようなレベルで変動する。この間、二
段目のリースホロワの入力電位はトランジスタｌがＯＮ
状態となる電位となって正常なリースホロワ動作を続け
る。
正常リースホロワ動作時の二段目リースホロワの貫通電
流をＩ。ｐとすると、二段目リースホロワの電流は第８
図りに示すようにφＲが１Ｈ′の期間は１０′となり、
この分だけ通常動作（常にＩｏ、が流れる）に比べて消
費電力は小さくなる。
流をＩ。ｐとすると、二段目リースホロワの電流は第８
図りに示すようにφＲが１Ｈ′の期間は１０′となり、
この分だけ通常動作（常にＩｏ、が流れる）に比べて消
費電力は小さくなる。
第２図の場合Ｉ。、が信号量に応じて変化するが全く同
様な動作を考えることができる。
様な動作を考えることができる。
なお上記実施例においては、ｎチャネルの素子について
説明したが、Ｐチャネルであっても全く同様な効果が得
られる。Ｐチャネルの場合、電圧関係はｎチャネルの場
合と逆になり、二段目のリースホロワはｎチャネルとな
る。
説明したが、Ｐチャネルであっても全く同様な効果が得
られる。Ｐチャネルの場合、電圧関係はｎチャネルの場
合と逆になり、二段目のリースホロワはｎチャネルとな
る。
また上記実施例ではリースホロワの負荷はトランジスタ
のみの場合と抵抗のみの場合であったが、トランジスタ
と抵抗の組み合わせとなっていてもよい。
のみの場合と抵抗のみの場合であったが、トランジスタ
と抵抗の組み合わせとなっていてもよい。
以上のように、この発明によれば二段目のリースホロワ
を初段のリースホロワのチャネル型と異なるようにした
ので、ＣＣＤのリセット期間二段目のリースホロワを流
れる貫通電流を′０′にすることができ、ＣＣＤの出力
回路における電力消費の低いものが得られる効果がある
。
を初段のリースホロワのチャネル型と異なるようにした
ので、ＣＣＤのリセット期間二段目のリースホロワを流
れる貫通電流を′０′にすることができ、ＣＣＤの出力
回路における電力消費の低いものが得られる効果がある
。
第１図は本発明の一実施例を示すＣＣＤ出力回路の構成
図、第２図は別の実施例を示す構成図である。第８図は
動作を説明するタイミング図。第４図、第６図は従来の
ＣＣＤ出力回路を示す構成図である。なお、図中同一符
号は同−又は相当部分を示す。 １５） ＋６） １７１ ＋８１・・・リースホロワｎ
チャネル・トランジスタ、１９）（Ｉｎ２）・・・リー
ス木ロワ抵抗、αυ口・・・リースホロワＰチャネルト
ランジスタ、［３・・・ｎウェル、ＶＤＤｌ・・・初段
リースホロワ電源、ｖＤＤｇ・・・２段目り一スホロワ
接地電位、ｖＧＧｌ、ｖＧＧ２・・・リースホロワゲー
ト電源。
図、第２図は別の実施例を示す構成図である。第８図は
動作を説明するタイミング図。第４図、第６図は従来の
ＣＣＤ出力回路を示す構成図である。なお、図中同一符
号は同−又は相当部分を示す。 １５） ＋６） １７１ ＋８１・・・リースホロワｎ
チャネル・トランジスタ、１９）（Ｉｎ２）・・・リー
ス木ロワ抵抗、αυ口・・・リースホロワＰチャネルト
ランジスタ、［３・・・ｎウェル、ＶＤＤｌ・・・初段
リースホロワ電源、ｖＤＤｇ・・・２段目り一スホロワ
接地電位、ｖＧＧｌ、ｖＧＧ２・・・リースホロワゲー
ト電源。
Claims (1)
- ２段の直列に接続されたリースホロワ回路を出力回路
に持つ電荷転送素子において、電荷転送素子に直接接続
した第１のリースホロワと、第１のリースホロワの出力
に接続する第２のリースホロワに異なつたチャネルのト
ランジスタを使用したことを特徴とする電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5925585A JPS61216475A (ja) | 1985-03-22 | 1985-03-22 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5925585A JPS61216475A (ja) | 1985-03-22 | 1985-03-22 | 電荷転送素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216475A true JPS61216475A (ja) | 1986-09-26 |
Family
ID=13108087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5925585A Pending JPS61216475A (ja) | 1985-03-22 | 1985-03-22 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5033068A (en) * | 1987-05-21 | 1991-07-16 | Kabushiki Kaisha Toshiba | Charge transfer device |
-
1985
- 1985-03-22 JP JP5925585A patent/JPS61216475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5033068A (en) * | 1987-05-21 | 1991-07-16 | Kabushiki Kaisha Toshiba | Charge transfer device |
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