JPH0613872A - Ｃｍｏｓバッファ回路 - Google Patents
Ｃｍｏｓバッファ回路Info
- Publication number
- JPH0613872A JPH0613872A JP4170525A JP17052592A JPH0613872A JP H0613872 A JPH0613872 A JP H0613872A JP 4170525 A JP4170525 A JP 4170525A JP 17052592 A JP17052592 A JP 17052592A JP H0613872 A JPH0613872 A JP H0613872A
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- input
- power supply
- type mos
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 より低消費電力のＣＭＯＳバッファ回路を提
供すること。 【構成】 Ｎ型ＭＯＳトランジスタ１６のスレッショル
ド電圧を利用して、電源電圧を上記スレッショルド電圧
分降下させる電源回路１３と、該電源回路１３によって
得られる電圧を電源とし、入力端子１１に印加される入
力電圧をその入力とするＣＭＯＳインバータ回路１４
と、上記入力電圧及び上記ＣＭＯＳインバータ回路１４
の出力電圧を、それぞれその入力に受ける一対のＮ型Ｍ
ＯＳトランジスタ１７，１８と、該一対のＮ型ＭＯＳト
ランジスタのそれぞれと電源電圧Ｖｃｃ間にそれぞれ接
続され、一方のゲートが他方のドレインに、他方のゲー
トが一方のドレインに、それぞれ接続された一対のＰ型
ＭＯＳトランジスタ１９，２０とから成るレベル変換回
路１５とを設ける。
供すること。 【構成】 Ｎ型ＭＯＳトランジスタ１６のスレッショル
ド電圧を利用して、電源電圧を上記スレッショルド電圧
分降下させる電源回路１３と、該電源回路１３によって
得られる電圧を電源とし、入力端子１１に印加される入
力電圧をその入力とするＣＭＯＳインバータ回路１４
と、上記入力電圧及び上記ＣＭＯＳインバータ回路１４
の出力電圧を、それぞれその入力に受ける一対のＮ型Ｍ
ＯＳトランジスタ１７，１８と、該一対のＮ型ＭＯＳト
ランジスタのそれぞれと電源電圧Ｖｃｃ間にそれぞれ接
続され、一方のゲートが他方のドレインに、他方のゲー
トが一方のドレインに、それぞれ接続された一対のＰ型
ＭＯＳトランジスタ１９，２０とから成るレベル変換回
路１５とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧以下の入力電
圧を、電源電圧に等しい出力電圧に変換して出力するＣ
ＭＯＳバッファ回路に関するものである。
圧を、電源電圧に等しい出力電圧に変換して出力するＣ
ＭＯＳバッファ回路に関するものである。
【０００２】
【従来の技術】図５に従来のＣＭＯＳバッファ回路の構
成を示す。図に於いて、５１は入力端子、５２は、電源
（Ｖｃｃ）−接地（ＧＮＤ）間に接続された第１のＣＭ
ＯＳインバータ、５３は同第２のＣＭＯＳインバータ、
５４は出力端子である。
成を示す。図に於いて、５１は入力端子、５２は、電源
（Ｖｃｃ）−接地（ＧＮＤ）間に接続された第１のＣＭ
ＯＳインバータ、５３は同第２のＣＭＯＳインバータ、
５４は出力端子である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＭＯＳバッファ回路には以下に示す問題点があっ
た。
来のＣＭＯＳバッファ回路には以下に示す問題点があっ
た。
【０００４】一般に、ＣＭＯＳインバータに於いては、
入力電圧の変化時に於いてのみ電流が流れ、定常時に於
いては電流が流れず、電力消費は無い。しかしながら、
入力電圧のハイレベル電圧が電源電圧Ｖｃｃより低く、
その値が、Ｐ型ＭＯＳトランジスタ５６をオフさせる電
圧以下であり、且つ、Ｎ型ＭＯＳトランジスタ５７をオ
フさせる電圧以上であるときに、両トランジスタが共に
オンして貫通電流が流れ、電力消費が生じる（図６参
照）。
入力電圧の変化時に於いてのみ電流が流れ、定常時に於
いては電流が流れず、電力消費は無い。しかしながら、
入力電圧のハイレベル電圧が電源電圧Ｖｃｃより低く、
その値が、Ｐ型ＭＯＳトランジスタ５６をオフさせる電
圧以下であり、且つ、Ｎ型ＭＯＳトランジスタ５７をオ
フさせる電圧以上であるときに、両トランジスタが共に
オンして貫通電流が流れ、電力消費が生じる（図６参
照）。
【０００５】本発明は上記問題点を解決し、電力消費を
低減させたＣＭＯＳバッファ回路を提供するものであ
る。
低減させたＣＭＯＳバッファ回路を提供するものであ
る。
【０００６】
【課題を解決するための手段】図１に本発明に係るＣＭ
ＯＳバッファ回路の構成を示す。
ＯＳバッファ回路の構成を示す。
【０００７】図に於いて、１１は入力端子、１２は出力
端子である。本発明に係るＣＭＯＳバッファ回路は、電
源電圧以下の入力電圧を、電源電圧と等しい出力電圧に
変換して出力するものに於いて、Ｎ型ＭＯＳトランジス
タ１６のスレッショルド電圧を利用して、電源電圧を上
記スレッショルド電圧分降下させる電源回路１３と、該
電源回路１３によって得られる電圧を電源とし、入力端
子１１に印加される入力電圧をその入力とするＣＭＯＳ
インバータ回路１４と、上記入力電圧及び上記ＣＭＯＳ
インバータ回路１４の出力電圧を、それぞれその入力に
受ける一対のＮ型ＭＯＳトランジスタ１７，１８と、該
一対のＮ型ＭＯＳトランジスタのそれぞれと電源電圧Ｖ
ｃｃ間にそれぞれ接続され、一方のゲートが他方のドレ
インに、他方のゲートが一方のドレインに、それぞれ接
続された一対のＰ型ＭＯＳトランジスタ１９，２０とか
ら成るレベル変換回路１５とを設けたことを特徴とする
ものである。
端子である。本発明に係るＣＭＯＳバッファ回路は、電
源電圧以下の入力電圧を、電源電圧と等しい出力電圧に
変換して出力するものに於いて、Ｎ型ＭＯＳトランジス
タ１６のスレッショルド電圧を利用して、電源電圧を上
記スレッショルド電圧分降下させる電源回路１３と、該
電源回路１３によって得られる電圧を電源とし、入力端
子１１に印加される入力電圧をその入力とするＣＭＯＳ
インバータ回路１４と、上記入力電圧及び上記ＣＭＯＳ
インバータ回路１４の出力電圧を、それぞれその入力に
受ける一対のＮ型ＭＯＳトランジスタ１７，１８と、該
一対のＮ型ＭＯＳトランジスタのそれぞれと電源電圧Ｖ
ｃｃ間にそれぞれ接続され、一方のゲートが他方のドレ
インに、他方のゲートが一方のドレインに、それぞれ接
続された一対のＰ型ＭＯＳトランジスタ１９，２０とか
ら成るレベル変換回路１５とを設けたことを特徴とする
ものである。
【０００８】
【作用】上述の手段により、図２に示すように、入力電
圧のハイレベル電圧が電源電圧Ｖｃｃより低い場合に
も、入力電圧変化時以外は電力消費が無い。
圧のハイレベル電圧が電源電圧Ｖｃｃより低い場合に
も、入力電圧変化時以外は電力消費が無い。
【０００９】
【実施例】本発明をデータ選択回路に応用した例を図３
に示す。このデータ選択回路の機能は、入力選択端子Ｓ
1，・・・， Ｓnの内のひとつをＶｃｃレベルにし、他
をＧＮＤレベルにすることによって、入力端子Ｉ1，・
・・，Ｉnの内のひとつを選択し、出力端子Ｑからデー
タを取り出すものである。図に於いて、３１は本発明に
係るＣＭＯＳバッファ回路であり、図１に示したものと
同一である。３２1，・・・，３２nは上記入力選択端子
Ｓ1，・・・，Ｓnの電位によってオン，オフするトラン
スファーゲート（Ｎ型ＭＯＳトランジスタ）である。
に示す。このデータ選択回路の機能は、入力選択端子Ｓ
1，・・・， Ｓnの内のひとつをＶｃｃレベルにし、他
をＧＮＤレベルにすることによって、入力端子Ｉ1，・
・・，Ｉnの内のひとつを選択し、出力端子Ｑからデー
タを取り出すものである。図に於いて、３１は本発明に
係るＣＭＯＳバッファ回路であり、図１に示したものと
同一である。３２1，・・・，３２nは上記入力選択端子
Ｓ1，・・・，Ｓnの電位によってオン，オフするトラン
スファーゲート（Ｎ型ＭＯＳトランジスタ）である。
【００１０】入力選択端子Ｓ1をＶｃｃレベルにし、他
の入力選択端子Ｓ2，・・・ＳnをＧＮＤレベルにしたと
きの動作を、図４のタイミング図を参照しながら説明す
る。ここで、電源電圧Ｖｃｃは５Ｖ、ＭＯＳトランジス
タのスレッショルド電圧はＰ型の場合−０．６Ｖ、Ｎ型
の場合０．６Ｖとする。
の入力選択端子Ｓ2，・・・ＳnをＧＮＤレベルにしたと
きの動作を、図４のタイミング図を参照しながら説明す
る。ここで、電源電圧Ｖｃｃは５Ｖ、ＭＯＳトランジス
タのスレッショルド電圧はＰ型の場合−０．６Ｖ、Ｎ型
の場合０．６Ｖとする。
【００１１】まず、入力端子Ｉ1が５Ｖのとき、節点Ｐ1
はＮ型ＭＯＳトランジスタ３２1のスレッショルド電圧
だけ電圧降下し、４．４Ｖとなる。節点Ｐ4はＮ型ＭＯ
Ｓトランジスタ３３により電圧降下し、電圧が４．４Ｖ
であるために、Ｐ型ＭＯＳトランジスタ３４は、節点Ｐ
1が４．４Ｖであっても完全にオフする。Ｎ型ＭＯＳト
ランジスタ３５はオンするので、節点Ｐ2は０Ｖとな
る。節点Ｐ3は、Ｎ型ＭＯＳトランジスタ３６がオンす
るために、Ｐ型ＭＯＳトランジスタ３９がオンする電圧
まで下がり、Ｎ型ＭＯＳトランジスタ３７がオフしてい
る出力端子Ｑの電圧を電源電圧５Ｖまで上げる。出力端
子Ｑの電圧が上がることはＰ型ＭＯＳトランジスタ３８
をオフさせるので、最終的に節点Ｐ3は０Ｖとなり、出
力端子Ｑは５Ｖとなる。
はＮ型ＭＯＳトランジスタ３２1のスレッショルド電圧
だけ電圧降下し、４．４Ｖとなる。節点Ｐ4はＮ型ＭＯ
Ｓトランジスタ３３により電圧降下し、電圧が４．４Ｖ
であるために、Ｐ型ＭＯＳトランジスタ３４は、節点Ｐ
1が４．４Ｖであっても完全にオフする。Ｎ型ＭＯＳト
ランジスタ３５はオンするので、節点Ｐ2は０Ｖとな
る。節点Ｐ3は、Ｎ型ＭＯＳトランジスタ３６がオンす
るために、Ｐ型ＭＯＳトランジスタ３９がオンする電圧
まで下がり、Ｎ型ＭＯＳトランジスタ３７がオフしてい
る出力端子Ｑの電圧を電源電圧５Ｖまで上げる。出力端
子Ｑの電圧が上がることはＰ型ＭＯＳトランジスタ３８
をオフさせるので、最終的に節点Ｐ3は０Ｖとなり、出
力端子Ｑは５Ｖとなる。
【００１２】次に、入力端子Ｉ1が０Ｖのとき、節点Ｐ1
は０Ｖとなり、Ｎ型ＭＯＳトランジスタ３５を完全にオ
フさせ、Ｐ型ＭＯＳトランジスタ３４をオンさせるの
で、節点Ｐ2は、節点Ｐ4と同じ電圧４．４Ｖになる。Ｎ
型ＭＯＳトランジスタ３７がオンし、Ｎ型ＭＯＳトラン
ジスタ３６がオフするので、最終的に節点Ｐ3は５Ｖと
なり、出力端子Ｑは０Ｖとなる。
は０Ｖとなり、Ｎ型ＭＯＳトランジスタ３５を完全にオ
フさせ、Ｐ型ＭＯＳトランジスタ３４をオンさせるの
で、節点Ｐ2は、節点Ｐ4と同じ電圧４．４Ｖになる。Ｎ
型ＭＯＳトランジスタ３７がオンし、Ｎ型ＭＯＳトラン
ジスタ３６がオフするので、最終的に節点Ｐ3は５Ｖと
なり、出力端子Ｑは０Ｖとなる。
【００１３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、低消費電力のＣＭＯＳバッファ回路を提供するこ
とができるものである。
れば、低消費電力のＣＭＯＳバッファ回路を提供するこ
とができるものである。
【図１】本発明に係るＣＭＯＳバッファ回路の回路図で
ある。
ある。
【図２】図１に示す本発明に係るＣＭＯＳバッファ回路
に於ける入力電圧と消費電流の関係を示す図である。
に於ける入力電圧と消費電流の関係を示す図である。
【図３】本発明の実施例であるデータ選択回路の回路図
である。
である。
【図４】図３に示すデータ選択回路の各部の電圧波形を
示す図である。
示す図である。
【図５】従来のＣＭＯＳバッファ回路の回路図である。
【図６】図５に示す従来のＣＭＯＳバッファ回路に於け
る入力電圧と消費電流の関係を示す図である。
る入力電圧と消費電流の関係を示す図である。
１１ 入力端子 １２ 出力端子 １３ 電源回路 １４ ＣＭＯＳインバータ回路 １５ レベル変換回路 １６，１７，１８ Ｎ型ＭＯＳトランジスタ １９，２０ Ｐ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (1)
- 【請求項１】 電源電圧以下の入力電圧を、電源電圧と
等しい出力電圧に変換して出力するＣＭＯＳバッファ回
路において、 ＭＯＳトランジスタのスレッショルド電圧を利用して電
源電圧を降下させる電源回路と、 該電源回路によって得られる電圧を電源とし、上記入力
電圧をその入力とするＣＭＯＳインバータ回路と、 上記入力電圧及び上記ＣＭＯＳインバータ回路の出力電
圧を、それぞれその入力に受ける一対のＮ型ＭＯＳトラ
ンジスタと、該一対のＮ型ＭＯＳトランジスタのそれぞ
れと電源電圧間にそれぞれ接続され、一方のゲートが他
方のドレインに、該他方のゲートが上記一方のドレイン
に、それぞれ接続された一対のＰ型ＭＯＳトランジスタ
とから成るレベル変換回路とを設けて成ることを特徴と
するＣＭＯＳバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170525A JPH0613872A (ja) | 1992-06-29 | 1992-06-29 | Ｃｍｏｓバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170525A JPH0613872A (ja) | 1992-06-29 | 1992-06-29 | Ｃｍｏｓバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613872A true JPH0613872A (ja) | 1994-01-21 |
Family
ID=15906557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4170525A Pending JPH0613872A (ja) | 1992-06-29 | 1992-06-29 | Ｃｍｏｓバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131457A (ja) * | 2006-11-22 | 2008-06-05 | Freescale Semiconductor Inc | レベルシフタ回路 |
| WO2024014118A1 (ja) * | 2022-07-14 | 2024-01-18 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路 |
-
1992
- 1992-06-29 JP JP4170525A patent/JPH0613872A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131457A (ja) * | 2006-11-22 | 2008-06-05 | Freescale Semiconductor Inc | レベルシフタ回路 |
| WO2024014118A1 (ja) * | 2022-07-14 | 2024-01-18 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路 |
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