JPH06283975A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06283975A JPH06283975A JP5071743A JP7174393A JPH06283975A JP H06283975 A JPH06283975 A JP H06283975A JP 5071743 A JP5071743 A JP 5071743A JP 7174393 A JP7174393 A JP 7174393A JP H06283975 A JPH06283975 A JP H06283975A
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- JP
- Japan
- Prior art keywords
- transistor
- inverter
- input
- output
- mos type
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- Pending
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ構造の半導体集積回路でシュミット
付入力特性を容易に決定し、出力バッファー回路の貫通
電流を小さくする。 【構成】 入力信号が第１のインバータ１と第２のイン
バータ２に入り、第１のインバータ１の出力はＰchトラ
ンジスタ３のゲートに入り、第２のインバータ２の出力
はＮchトランジスタ４のゲートに入り、Ｐchトランジス
タ３のソースは高電位側電源１６に、Ｎchトランジスタ
４のソースは低電位側電源１７に接続し、Ｐchトランジ
スタ３とＮchトランジスタ４のドレイン同士を接続して
出力信号となっている。 【効果】 第１のインバータ１と第２のインバータ２の
サイズを各々設定できるので、シュミット入力特性を容
易に決定でき、出力バッファーの貫通電流を小さくする
ことができる。
付入力特性を容易に決定し、出力バッファー回路の貫通
電流を小さくする。 【構成】 入力信号が第１のインバータ１と第２のイン
バータ２に入り、第１のインバータ１の出力はＰchトラ
ンジスタ３のゲートに入り、第２のインバータ２の出力
はＮchトランジスタ４のゲートに入り、Ｐchトランジス
タ３のソースは高電位側電源１６に、Ｎchトランジスタ
４のソースは低電位側電源１７に接続し、Ｐchトランジ
スタ３とＮchトランジスタ４のドレイン同士を接続して
出力信号となっている。 【効果】 第１のインバータ１と第２のインバータ２の
サイズを各々設定できるので、シュミット入力特性を容
易に決定でき、出力バッファーの貫通電流を小さくする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ構造の半導体
集積回路、特にシュミット付入力バッファー回路或い
は、出力バッファー回路を有する半導体集積回路に関す
る。
集積回路、特にシュミット付入力バッファー回路或い
は、出力バッファー回路を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来のシュミット付入力バッファー回路
と、出力バッファー回路について図を用いて説明する。
と、出力バッファー回路について図を用いて説明する。
【０００３】図３は従来のシュミット付入力バッファー
回路の一例の回路図である。このシュミット付バッファ
ー回路は、ＣＭＯＳ構造の６つのインバータ７〜１２で
構成されている。ここで、インバータ７は、入力信号を
受ける初段のインバータで、インバータ８（Ｐch大／Ｎ
ch小）と、インバータ９（Ｐch小／Ｎch大）は、抵抗と
して動作するインバータ１０，１１（ＬP 長／ＬN 長）
と共に、図５に示すシュミット幅ｄＶTH，入力電位
ＶIH，ＶILを決定するインバータである。インバータ１
２は、内部回路を駆動するためのバッファー用インバー
タである。図４は、従来の出力バッファー回路の一例の
回路図である。この出力バッファー回路は、ＣＭＯＳ構
造のインバータ１３と、ＭＯＳ型Ｐchトランジスタ１
４，ＭＯＳ型Ｎchトランジスタ１５で構成されている。
ここで、インバータ１３は、内部回路の信号を受けるイ
ンバータで、Ｐchトランジスタ１４とＮchトランジスタ
１５は、出力バッファー用トランジスタである。
回路の一例の回路図である。このシュミット付バッファ
ー回路は、ＣＭＯＳ構造の６つのインバータ７〜１２で
構成されている。ここで、インバータ７は、入力信号を
受ける初段のインバータで、インバータ８（Ｐch大／Ｎ
ch小）と、インバータ９（Ｐch小／Ｎch大）は、抵抗と
して動作するインバータ１０，１１（ＬP 長／ＬN 長）
と共に、図５に示すシュミット幅ｄＶTH，入力電位
ＶIH，ＶILを決定するインバータである。インバータ１
２は、内部回路を駆動するためのバッファー用インバー
タである。図４は、従来の出力バッファー回路の一例の
回路図である。この出力バッファー回路は、ＣＭＯＳ構
造のインバータ１３と、ＭＯＳ型Ｐchトランジスタ１
４，ＭＯＳ型Ｎchトランジスタ１５で構成されている。
ここで、インバータ１３は、内部回路の信号を受けるイ
ンバータで、Ｐchトランジスタ１４とＮchトランジスタ
１５は、出力バッファー用トランジスタである。
【０００４】
【発明が解決しようとする課題】上述した図３に示す従
来のシュミット付入力バッファー回路は、構成している
素子数が多く、集積回路を小型化するのに不都合だとい
う欠点がある。
来のシュミット付入力バッファー回路は、構成している
素子数が多く、集積回路を小型化するのに不都合だとい
う欠点がある。
【０００５】また、図５に示すシュミット幅ｄＶTH，入
力電圧ＶIH，ＶILを決定するためには、図３に示す４つ
のインバータ８〜１１のトランジスタサイズを組み合わ
せなければならず、思いどおりの規格を得るのが難しい
という第２の欠点がある。
力電圧ＶIH，ＶILを決定するためには、図３に示す４つ
のインバータ８〜１１のトランジスタサイズを組み合わ
せなければならず、思いどおりの規格を得るのが難しい
という第２の欠点がある。
【０００６】次に、上述した図４に示す従来の出力バッ
ファー回路は、バッファー用Ｐchトランジスタ１４と、
バッファー用Ｎchトランジスタ１５とをインバータ１３
で同時に駆動しているので、図６に示すように、バッフ
ァー用Ｐchトランジスタ１４とバッファー用Ｎchトラン
ジスタ１５とが同時にオンしている領域Ａがある。この
領域Ａでは、高電位側電源１６から低電位側電源１７に
貫通電流が流れる。この場合、バッファー用Ｐchトラン
ジスタ１４と、バッファー用Ｎchトランジスタ１５は、
内部ロジック用トランジスタに比べてトランジスタサイ
ズが大きいので、貫通電流が大きくなり、消費電流が大
きくなるという欠点がある。
ファー回路は、バッファー用Ｐchトランジスタ１４と、
バッファー用Ｎchトランジスタ１５とをインバータ１３
で同時に駆動しているので、図６に示すように、バッフ
ァー用Ｐchトランジスタ１４とバッファー用Ｎchトラン
ジスタ１５とが同時にオンしている領域Ａがある。この
領域Ａでは、高電位側電源１６から低電位側電源１７に
貫通電流が流れる。この場合、バッファー用Ｐchトラン
ジスタ１４と、バッファー用Ｎchトランジスタ１５は、
内部ロジック用トランジスタに比べてトランジスタサイ
ズが大きいので、貫通電流が大きくなり、消費電流が大
きくなるという欠点がある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、入力信号がＣＭＯＳ構成の第１のインバータと第２
のインバータに入り、第１のインバータの出力はＰchト
ランジスタのゲートに入り、第２のインバータの出力は
Ｎchトランジスタのゲートに入り、Ｐchトランジスタの
ソースは高電位側電源に、Ｎchトランジスタのソースは
低電位側電源に接続し、ＰchトランジスタとＮchトラン
ジスタのドレイン同士を接続して出力信号になっている
ことを特徴とする。ここで、入力信号が入力ピンから入
り、出力信号が内部回路の入力に入る場合には、本発明
の半導体集積回路は、シュミット付入力バッファー回路
として動作する。
は、入力信号がＣＭＯＳ構成の第１のインバータと第２
のインバータに入り、第１のインバータの出力はＰchト
ランジスタのゲートに入り、第２のインバータの出力は
Ｎchトランジスタのゲートに入り、Ｐchトランジスタの
ソースは高電位側電源に、Ｎchトランジスタのソースは
低電位側電源に接続し、ＰchトランジスタとＮchトラン
ジスタのドレイン同士を接続して出力信号になっている
ことを特徴とする。ここで、入力信号が入力ピンから入
り、出力信号が内部回路の入力に入る場合には、本発明
の半導体集積回路は、シュミット付入力バッファー回路
として動作する。
【０００８】また別に、入力信号が内部回路からの出力
から入り、出力信号が出力ピンに入る場合には、本発明
の半導体集積回路は出力バッファー回路として動作す
る。
から入り、出力信号が出力ピンに入る場合には、本発明
の半導体集積回路は出力バッファー回路として動作す
る。
【０００９】
【作用】本発明によれば、ＰchトランジスタとＮchトラ
ンジスタを駆動するインバータを第１，第２のインバー
タに分けたもので、Ｐchトランジスタのオン，オフする
タイミングと、Ｎchトランジスタのオン，オフするタイ
ミングを別々に設定することができ、シュミット付入力
バッファー回路として用いた場合、立ち上がり入力電圧
ＶIH，立ち上がり入力電圧ＶILを別々に設定することが
できる。このことにより、シュミット幅ｄＶTHも簡単に
設定することができる。また、従来のシュミット付入力
バッファー回路に比べて、構成している素子数が少ない
ので、集積回路を小型化することができる。
ンジスタを駆動するインバータを第１，第２のインバー
タに分けたもので、Ｐchトランジスタのオン，オフする
タイミングと、Ｎchトランジスタのオン，オフするタイ
ミングを別々に設定することができ、シュミット付入力
バッファー回路として用いた場合、立ち上がり入力電圧
ＶIH，立ち上がり入力電圧ＶILを別々に設定することが
できる。このことにより、シュミット幅ｄＶTHも簡単に
設定することができる。また、従来のシュミット付入力
バッファー回路に比べて、構成している素子数が少ない
ので、集積回路を小型化することができる。
【００１０】次に、出力バッファー回路として用いた場
合は、上述のように本発明の回路では、Ｐchトランジス
タとＮchトランジスタのオン，オフのタイミングを別々
に設定できるので、ＰchトランジスタとＮchトランジス
タが同時にオンしないように設定し、貫通電流を小さく
し、消費電流を小さくすることができる。
合は、上述のように本発明の回路では、Ｐchトランジス
タとＮchトランジスタのオン，オフのタイミングを別々
に設定できるので、ＰchトランジスタとＮchトランジス
タが同時にオンしないように設定し、貫通電流を小さく
し、消費電流を小さくすることができる。
【００１１】
【実施例１】次に、本発明について図面を参照にして説
明する。
明する。
【００１２】図１は、本発明の一実施例のシュミット付
入力バッファー回路である。入力ピンからの入力信号
は、ＣＭＯＳ型インバータ１，２に入る。ここで、イン
バータ１，２のトランジスタサイズは、それぞれインバ
ータ１はＰch小／Ｎch大，インバータ２はＰch大／Ｎch
小となっているため、インバータ１，２の入力閾値電圧
をＶIHL1，ＶIHL2とすると、ＶIHL1＜ＶIHL2となる。点
線で囲まれた本発明の回路の入力（入力ピンからの入
力）をＶIN，本発明の回路の出力（インバータ５の入
力）をＶOUT とすると、図５に示すような動作波形にな
る。入力電圧ＶIH，ＶILはインバータ１，２の入力閾値
電圧ＶIHL1，ＶIHL2で決定され、ＶIHL1，ＶIHL2はイン
バータ１，２のトランジスタサイズによって決定され
る。なお、５は内部回路駆動用バッファーインバータで
ある。但し、従来回路図３と同じ所に使用するには、図
１に反転用インバータを追加する必要がある。従って、
この実施例によれば、入力電圧ＶIH，ＶILを別々に決定
できるので、思いどおりの規格を得やすく、また素子数
が少ないので、小型化できるという利点がある。
入力バッファー回路である。入力ピンからの入力信号
は、ＣＭＯＳ型インバータ１，２に入る。ここで、イン
バータ１，２のトランジスタサイズは、それぞれインバ
ータ１はＰch小／Ｎch大，インバータ２はＰch大／Ｎch
小となっているため、インバータ１，２の入力閾値電圧
をＶIHL1，ＶIHL2とすると、ＶIHL1＜ＶIHL2となる。点
線で囲まれた本発明の回路の入力（入力ピンからの入
力）をＶIN，本発明の回路の出力（インバータ５の入
力）をＶOUT とすると、図５に示すような動作波形にな
る。入力電圧ＶIH，ＶILはインバータ１，２の入力閾値
電圧ＶIHL1，ＶIHL2で決定され、ＶIHL1，ＶIHL2はイン
バータ１，２のトランジスタサイズによって決定され
る。なお、５は内部回路駆動用バッファーインバータで
ある。但し、従来回路図３と同じ所に使用するには、図
１に反転用インバータを追加する必要がある。従って、
この実施例によれば、入力電圧ＶIH，ＶILを別々に決定
できるので、思いどおりの規格を得やすく、また素子数
が少ないので、小型化できるという利点がある。
【００１３】
【実施例２】図２は、本発明の実施例２の出力バッファ
ー回路である。
ー回路である。
【００１４】この実施例は、前記第１の実施例の入力信
号が入力ピンから入っているのに対し、内部回路から入
っており、出力が内部回路の入力に入るのに対し、出力
ピンに入っている。ここで、Ｐchトランジスタ３’，Ｎ
chトランジスタ４’はバッファーとして動作するので、
トランジスタサイズは大きい。図７にインバータ１，２
とＰchトランジスタ３（３’），Ｎchトランジスタ４
（４’）との動作を示す。この図でＶIHL2≦ＶIN＜Ｖ
IHL1の領域では、Ｐchトランジスタ３（３’）とＮchト
ランジスタ４（４’）は共にオフしている。従って、Ｐ
chトランジスタとＮchトランジスタが共にオンすること
はないので、貫通電流が小さくなり、消費電流が少なく
なるという利点がある。
号が入力ピンから入っているのに対し、内部回路から入
っており、出力が内部回路の入力に入るのに対し、出力
ピンに入っている。ここで、Ｐchトランジスタ３’，Ｎ
chトランジスタ４’はバッファーとして動作するので、
トランジスタサイズは大きい。図７にインバータ１，２
とＰchトランジスタ３（３’），Ｎchトランジスタ４
（４’）との動作を示す。この図でＶIHL2≦ＶIN＜Ｖ
IHL1の領域では、Ｐchトランジスタ３（３’）とＮchト
ランジスタ４（４’）は共にオフしている。従って、Ｐ
chトランジスタとＮchトランジスタが共にオンすること
はないので、貫通電流が小さくなり、消費電流が少なく
なるという利点がある。
【００１５】
【発明の効果】以上説明したように、本発明は、Ｐchト
ランジスタとＮchトランジスタを駆動するインバータを
第１，第２のインバータに分けたことにより、Ｐchトラ
ンジスタのオン，オフするタイミングと、Ｎchトランジ
スタのオン，オフするタイミングを別々に設定すること
ができ、シュミット付入力バッファー回路として用いた
場合、立ち上がり入力電圧ＶIH，立ち下がり入力電圧Ｖ
ILを別々に設定することができる。このことで、シュミ
ット幅ｄＶTHも簡単に設定することができる効果があ
る。また、従来のシュミット付入力バッファー回路に比
べて構成している素子数が少ないので、集積回路を小型
化することができる。
ランジスタとＮchトランジスタを駆動するインバータを
第１，第２のインバータに分けたことにより、Ｐchトラ
ンジスタのオン，オフするタイミングと、Ｎchトランジ
スタのオン，オフするタイミングを別々に設定すること
ができ、シュミット付入力バッファー回路として用いた
場合、立ち上がり入力電圧ＶIH，立ち下がり入力電圧Ｖ
ILを別々に設定することができる。このことで、シュミ
ット幅ｄＶTHも簡単に設定することができる効果があ
る。また、従来のシュミット付入力バッファー回路に比
べて構成している素子数が少ないので、集積回路を小型
化することができる。
【００１６】次に、出力バッファー回路として用いた場
合は、上述のように本発明の回路ではＰchトランジスタ
とＮchトランジスタのオン，オフのタイミングを別々に
設定できるので、ＰchトランジスタとＮchトランジスタ
が同時にオンしないように設定し、貫通電流を小さく
し、消費電流を小さくすることができる効果がある。
合は、上述のように本発明の回路ではＰchトランジスタ
とＮchトランジスタのオン，オフのタイミングを別々に
設定できるので、ＰchトランジスタとＮchトランジスタ
が同時にオンしないように設定し、貫通電流を小さく
し、消費電流を小さくすることができる効果がある。
【図１】 本発明の第１の実施例のシュミット付入力バ
ッファー回路。
ッファー回路。
【図２】 本発明の第２の実施例の出力バッファー回
路。
路。
【図３】 従来のシュミット付入力バッファー回路の一
例の回路図。
例の回路図。
【図４】 従来の出力バッファー回路の一例の回路図。
【図５】 図１，図３の回路の動作を説明するための動
作波形図。
作波形図。
【図６】 図４の回路の動作を説明するための動作波形
図。
図。
【図７】 図２の回路の動作を説明するための動作図で
ある。
ある。
１ インバータ（Ｐch小／Ｎch大） ２ インバータ（Ｐch大／Ｎch小） ３ Ｐchトランジスタ（ロジック用） ３’ Ｐchトランジスタ（バッファー用） ４ Ｎchトランジスタ（ロジック用） ４’ Ｎchトランジスタ（バッファー用） ５ インバータ（内部回路駆動用）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/0948 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (3)
- 【請求項１】入力信号を入力端子を直結したＣＭＯＳ構
成のインバータに入力し、第１のインバータの出力は高
電位側電源にソースを接続したＭＯＳ型Ｐchトランジス
タのゲートに入り、第２のインバータの出力は低電位側
電源にソースを接続したＭＯＳ型Ｎchトランジスタのゲ
ートに入り、前記ＭＯＳ型ＰchトランジスタとＭＯＳ型
Ｎchトランジスタのドレイン同士を接続して出力信号を
取り出していることを特徴とする半導体集積回路。 - 【請求項２】入力信号を入力端子を直結したＣＭＯＳ構
成の第１，第２のインバータに入力し、第１のインバー
タの出力は高電位側電源にソースを接続したＭＯＳ型Ｐ
chトランジスタのゲートに入力し、第２のインバータの
出力は低電位側電源にソースを接続したＭＯＳ型Ｎchト
ランジスタのゲートに入力し、前記Ｐchトランジスタと
ＭＯＳ型Ｎchトランジスタのドレイン同士を接続して出
力とし、その出力を内部回路駆動用インバータに入力す
るバッファー回路を備えた半導体集積回路。 - 【請求項３】内部回路よりの出力信号を入力端子を直結
したＣＭＯＳ構成の第１，第２のインバータに入力し、
第１のインバータの出力を高電位側電源にソースを接続
したＭＯＳ型Ｐchトランジスタのゲートに入力し、第２
のインバータの出力を低電位側電源にソースを接続した
ＭＯＳ型Ｎchトランジスタのゲートに入力し、前記Ｐch
トランジスタとＮchトランジスタのドレイン同士を接続
して、その点を外部出力とした出力バッファー回路を備
えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071743A JPH06283975A (ja) | 1993-03-30 | 1993-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071743A JPH06283975A (ja) | 1993-03-30 | 1993-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283975A true JPH06283975A (ja) | 1994-10-07 |
Family
ID=13469318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071743A Pending JPH06283975A (ja) | 1993-03-30 | 1993-03-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283975A (ja) |
-
1993
- 1993-03-30 JP JP5071743A patent/JPH06283975A/ja active Pending
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