JPH0983338A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0983338A JPH0983338A JP7240321A JP24032195A JPH0983338A JP H0983338 A JPH0983338 A JP H0983338A JP 7240321 A JP7240321 A JP 7240321A JP 24032195 A JP24032195 A JP 24032195A JP H0983338 A JPH0983338 A JP H0983338A
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Abstract
(57)【要約】
【課題】簡単な構成で電源供給線の電位変動を低減す
る。 【解決手段】半導体チップ上のＩ／Ｏバッファ回路内の
出力バッファ回路２０の出力端と、負のバックバイアス
電位が印加されるｐウエルの間に、ｐＭＯＳトランジス
タ４０が接続され、出力バッファ回路２０のｎＭＯＳト
ランジスタ２２のゲートに供給される信号の立ち上がり
が立ち上がり検出回路５０で検出されて、出力バッファ
回路２０の出力が低レベルに遷移する際にｐＭＯＳトラ
ンジスタ４０が短時間オンにされる。
る。 【解決手段】半導体チップ上のＩ／Ｏバッファ回路内の
出力バッファ回路２０の出力端と、負のバックバイアス
電位が印加されるｐウエルの間に、ｐＭＯＳトランジス
タ４０が接続され、出力バッファ回路２０のｎＭＯＳト
ランジスタ２２のゲートに供給される信号の立ち上がり
が立ち上がり検出回路５０で検出されて、出力バッファ
回路２０の出力が低レベルに遷移する際にｐＭＯＳトラ
ンジスタ４０が短時間オンにされる。
Description
【０００１】
【発明の属する技術分野】本発明は、駆動能力を増幅す
るためのバッファ回路を備えた半導体装置に関する。
るためのバッファ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】図２（Ａ）に示す如く、半導体チップ１
０の内部回路１１の周部にはＩ／Ｏバッファ回路１２が
形成されている。図１（Ｂ）は、Ｉ／Ｏバッファ回路１
２内の出力バッファ回路２０を示す。半導体チップ１０
に流れる電流のうち大きいのは、駆動能力が比較的大き
いＩ／Ｏバッファ回路１２内の出力バッファ回路２０に
流れる電流である。ノイズ低減のために、半導体チップ
１０内ではＩ／Ｏバッファ回路１２内のグランド線と内
部回路１１内のグランド線とが独立しているが、両グラ
ンド線とも同一の外部端子に接続されているので、両グ
ランド線の電位は互いに影響する。また、回路素子の微
細化により電源電圧が低下されて、ノイズマージンが狭
くなってきている。
０の内部回路１１の周部にはＩ／Ｏバッファ回路１２が
形成されている。図１（Ｂ）は、Ｉ／Ｏバッファ回路１
２内の出力バッファ回路２０を示す。半導体チップ１０
に流れる電流のうち大きいのは、駆動能力が比較的大き
いＩ／Ｏバッファ回路１２内の出力バッファ回路２０に
流れる電流である。ノイズ低減のために、半導体チップ
１０内ではＩ／Ｏバッファ回路１２内のグランド線と内
部回路１１内のグランド線とが独立しているが、両グラ
ンド線とも同一の外部端子に接続されているので、両グ
ランド線の電位は互いに影響する。また、回路素子の微
細化により電源電圧が低下されて、ノイズマージンが狭
くなってきている。
【０００３】
【発明が解決しようとする課題】このようなことと、半
導体集積回路の高集積化及び多機能化に伴ってＩ／Ｏバ
ッファ回路１２の出力ビット数が増加していることか
ら、出力バッファ回路２０のｐＭＩＳトランジスタ２１
をオフにした状態でｎＭＩＳトランジスタ２２をオンし
たときに、電源供給線としてのグランド線ＧＮＤのレベ
ルが変動して、誤動作の原因となる。この問題はグラン
ド線ＧＮＤの幅を広くすることにより改善されるが、配
線の高密度化により制限される。
導体集積回路の高集積化及び多機能化に伴ってＩ／Ｏバ
ッファ回路１２の出力ビット数が増加していることか
ら、出力バッファ回路２０のｐＭＩＳトランジスタ２１
をオフにした状態でｎＭＩＳトランジスタ２２をオンし
たときに、電源供給線としてのグランド線ＧＮＤのレベ
ルが変動して、誤動作の原因となる。この問題はグラン
ド線ＧＮＤの幅を広くすることにより改善されるが、配
線の高密度化により制限される。
【０００４】本発明の目的は、このような問題点に鑑
み、簡単な構成で電源供給線の電位変動を低減すること
ができる半導体装置を提供することにある。
み、簡単な構成で電源供給線の電位変動を低減すること
ができる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段及びその作用効果】本発明
では、駆動能力を増幅するためのバッファ回路を備えた
半導体装置において、該バッファ回路は、第１電源供給
線と該第１電源供給線より電位が低い第２電源供給線と
の間に接続されており、該バッファ回路の出力端と、該
第２電源供給線より電位が低くＣＭＩＳトランジスタの
ｎウエルとｐウエルとの間に逆電圧を印加するための第
３電源供給線との間に接続されたスイッチ素子と、該バ
ッファ回路の入力信号レベルの１方向変化に応答して該
バッファ回路の出力が高レベルから該第２電源供給線の
電位に略等しい低レベルへ遷移するときに、該１方向変
化を検出して該スイッチ素子の制御入力端に、該バッフ
ァ回路の出力端の電位が該第２電源供給線の電位より低
くならない期間だけオンにするためのパルスを供給する
エッジ検出回路とを有する。
では、駆動能力を増幅するためのバッファ回路を備えた
半導体装置において、該バッファ回路は、第１電源供給
線と該第１電源供給線より電位が低い第２電源供給線と
の間に接続されており、該バッファ回路の出力端と、該
第２電源供給線より電位が低くＣＭＩＳトランジスタの
ｎウエルとｐウエルとの間に逆電圧を印加するための第
３電源供給線との間に接続されたスイッチ素子と、該バ
ッファ回路の入力信号レベルの１方向変化に応答して該
バッファ回路の出力が高レベルから該第２電源供給線の
電位に略等しい低レベルへ遷移するときに、該１方向変
化を検出して該スイッチ素子の制御入力端に、該バッフ
ァ回路の出力端の電位が該第２電源供給線の電位より低
くならない期間だけオンにするためのパルスを供給する
エッジ検出回路とを有する。
【０００６】本発明によれば、バッファ回路の出力が高
レベルから低レベルへ遷移するときにバッファ回路のみ
ならずスイッチ素子を介して第３電源供給線へ電流が流
れるので、第２電源供給線の電位変動を低減することが
でき、さらに、バッファ回路の出力が高レベルから低レ
ベルへ遷移するのを高速化することができる。また、バ
ックバイアス電位にされる第３電源供給線を兼用でき、
かつ、バックバイアス電位が第２電源供給線の電位より
低いのでバッファ回路に比し小サイズのスイッチ素子及
びエッジ検出回路を用いることができ、回路規模の増大
を抑制できる。
レベルから低レベルへ遷移するときにバッファ回路のみ
ならずスイッチ素子を介して第３電源供給線へ電流が流
れるので、第２電源供給線の電位変動を低減することが
でき、さらに、バッファ回路の出力が高レベルから低レ
ベルへ遷移するのを高速化することができる。また、バ
ックバイアス電位にされる第３電源供給線を兼用でき、
かつ、バックバイアス電位が第２電源供給線の電位より
低いのでバッファ回路に比し小サイズのスイッチ素子及
びエッジ検出回路を用いることができ、回路規模の増大
を抑制できる。
【０００７】第３電源供給線へ電流が流れることによ
り、その電位が多少変動するが、第３電源供給線により
ＣＭＩＳトランジスタのｎウエルとｐウエルとの間に逆
電圧を印加すればよいので、問題はない。さらに、第３
電源供給線はウエルに接続されるので、ウエルが電荷の
バッファとして機能し、バックバイアス電源回路を大型
化する必要がなくなる。
り、その電位が多少変動するが、第３電源供給線により
ＣＭＩＳトランジスタのｎウエルとｐウエルとの間に逆
電圧を印加すればよいので、問題はない。さらに、第３
電源供給線はウエルに接続されるので、ウエルが電荷の
バッファとして機能し、バックバイアス電源回路を大型
化する必要がなくなる。
【０００８】第１発明の第１態様では、上記バッファ回
路は、外部端子に信号を出力するＣＭＩＳ出力バッファ
回路であり、ソースが上記第２電源供給線に接続されド
レインが該バッファ回路の出力端に接続されたｎＭＩＳ
トランジスタを備え、該第２電源供給線はグランド線で
あり、上記スイッチ素子はｐＭＩＳトランジスタであ
り、上記エッジ検出回路は、該ＣＭＩＳ出力バッファ回
路の該ｎＭＩＳトランジスタのゲートに供給される信号
の立ち上がりエッジを検出してパルスを出力する。
路は、外部端子に信号を出力するＣＭＩＳ出力バッファ
回路であり、ソースが上記第２電源供給線に接続されド
レインが該バッファ回路の出力端に接続されたｎＭＩＳ
トランジスタを備え、該第２電源供給線はグランド線で
あり、上記スイッチ素子はｐＭＩＳトランジスタであ
り、上記エッジ検出回路は、該ＣＭＩＳ出力バッファ回
路の該ｎＭＩＳトランジスタのゲートに供給される信号
の立ち上がりエッジを検出してパルスを出力する。
【０００９】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１（Ａ）は、図２のＩ／Ｏバッ
ファ回路１２内に配置されている回路の一部を示す。出
力バッファ回路２０は、ｐＭＩＳトランジスタ２１及び
ｎＭＩＳトランジスタ２２のドレインが出力端２３に接
続され、ｐＭＩＳトランジスタ２１及びｎＭＩＳトラン
ジスタ２２のソースがそれぞれ電源配線ＶＤＤ及びグラ
ンド線ＧＮＤに接続され、ｐＭＩＳトランジスタ２１及
びｎＭＩＳトランジスタ２２のゲートがそれぞれ入力端
２４及び２５に接続されている。入力端２４及び２５に
供給される信号をそれぞれＳ１及びＳ２とし、出力端２
３から取り出される信号をＳ３とする。
実施形態を説明する。図１（Ａ）は、図２のＩ／Ｏバッ
ファ回路１２内に配置されている回路の一部を示す。出
力バッファ回路２０は、ｐＭＩＳトランジスタ２１及び
ｎＭＩＳトランジスタ２２のドレインが出力端２３に接
続され、ｐＭＩＳトランジスタ２１及びｎＭＩＳトラン
ジスタ２２のソースがそれぞれ電源配線ＶＤＤ及びグラ
ンド線ＧＮＤに接続され、ｐＭＩＳトランジスタ２１及
びｎＭＩＳトランジスタ２２のゲートがそれぞれ入力端
２４及び２５に接続されている。入力端２４及び２５に
供給される信号をそれぞれＳ１及びＳ２とし、出力端２
３から取り出される信号をＳ３とする。
【００１０】一方、ＣＭＩＳトランジスタ３０のｐウエ
ル３１には、ｐウエル３１とｎウエル３２とのｐｎ接合
に逆電圧を印加するためのバックバイアス供給線ＶＢＢ
が接続されている。バックバイアス供給線ＶＢＢの電位
は、例えば−２Ｖである。出力バッファ回路２０の出力
端２３とｐウエル３１との間には、ｐＭＩＳトランジス
タ４０が接続されている。
ル３１には、ｐウエル３１とｎウエル３２とのｐｎ接合
に逆電圧を印加するためのバックバイアス供給線ＶＢＢ
が接続されている。バックバイアス供給線ＶＢＢの電位
は、例えば−２Ｖである。出力バッファ回路２０の出力
端２３とｐウエル３１との間には、ｐＭＩＳトランジス
タ４０が接続されている。
【００１１】立ち上がり検出回路５０は、信号Ｓ２の立
ち上がりを検出してｐＭＩＳトランジスタ４０のゲート
に正パルスを供給するためのものであり、インバータ５
１と、アンドゲート５２とを備えている。アンドゲート
５２の一方の入力端には入力端２５がインバータ５１を
介して接続され、アンドゲート５２の他方の入力端には
入力端２４が直接接続されている。アンドゲート５２の
出力端は、ｐＭＩＳトランジスタ４０のゲートに接続さ
れている。インバータ５１及びアンドゲート５２の出力
信号をそれぞれＳ４及びＳ５とする。
ち上がりを検出してｐＭＩＳトランジスタ４０のゲート
に正パルスを供給するためのものであり、インバータ５
１と、アンドゲート５２とを備えている。アンドゲート
５２の一方の入力端には入力端２５がインバータ５１を
介して接続され、アンドゲート５２の他方の入力端には
入力端２４が直接接続されている。アンドゲート５２の
出力端は、ｐＭＩＳトランジスタ４０のゲートに接続さ
れている。インバータ５１及びアンドゲート５２の出力
信号をそれぞれＳ４及びＳ５とする。
【００１２】次に、上記の如く構成された回路の動作を
説明する。最初、信号Ｓ１、Ｓ３及びＳ４が高レベル、
信号Ｓ２及びＳ５が低レベルになっているとする。この
状態で、信号Ｓ２が高レベルに遷移すると、ｎＭＩＳト
ランジスタ２２がオンになり、また、インバータ５１の
信号伝播遅延時間だけ遅れて信号Ｓ４が低レベルに遷移
する。信号Ｓ５は、信号Ｓ２の立ち上がりから信号Ｓ４
の立ち下がりまでの正パルスとなる。信号Ｓ５のパルス
期間において、ｐＭＩＳトランジスタ４０のゲートが高
レベルになり、ｎＭＩＳトランジスタ２２と同時にｐＭ
ＩＳトランジスタ４０がオンになる。
説明する。最初、信号Ｓ１、Ｓ３及びＳ４が高レベル、
信号Ｓ２及びＳ５が低レベルになっているとする。この
状態で、信号Ｓ２が高レベルに遷移すると、ｎＭＩＳト
ランジスタ２２がオンになり、また、インバータ５１の
信号伝播遅延時間だけ遅れて信号Ｓ４が低レベルに遷移
する。信号Ｓ５は、信号Ｓ２の立ち上がりから信号Ｓ４
の立ち下がりまでの正パルスとなる。信号Ｓ５のパルス
期間において、ｐＭＩＳトランジスタ４０のゲートが高
レベルになり、ｎＭＩＳトランジスタ２２と同時にｐＭ
ＩＳトランジスタ４０がオンになる。
【００１３】ｎＭＩＳトランジスタ２２がオンに遷移す
る際、外部回路から出力端２３及びｎＭＩＳトランジス
タ２２を通りグランド線ＧＮＤへ電流が流れて、信号Ｓ
３が低レベルへの遷移を開始し、これと同時に、ｐＭＩ
Ｓトランジスタ４０がオンに遷移する際、外部回路から
出力端２３、ｐＭＩＳトランジスタ４０及びｐウエル３
１を通りバックバイアス供給線ＶＢＢへ電流が流れ、信
号Ｓ３の低レベルへの遷移が加速される。信号Ｓ３の電
位が０Ｖになる前にｐＭＩＳトランジスタ４０がオフと
なるようにインバータ５１の設計パラメータが定められ
ている。ｐＭＩＳトランジスタ４０がオフになった後
は、ｎＭＩＳトランジスタ２２のオンにより信号Ｓ３が
０Ｖになる。
る際、外部回路から出力端２３及びｎＭＩＳトランジス
タ２２を通りグランド線ＧＮＤへ電流が流れて、信号Ｓ
３が低レベルへの遷移を開始し、これと同時に、ｐＭＩ
Ｓトランジスタ４０がオンに遷移する際、外部回路から
出力端２３、ｐＭＩＳトランジスタ４０及びｐウエル３
１を通りバックバイアス供給線ＶＢＢへ電流が流れ、信
号Ｓ３の低レベルへの遷移が加速される。信号Ｓ３の電
位が０Ｖになる前にｐＭＩＳトランジスタ４０がオフと
なるようにインバータ５１の設計パラメータが定められ
ている。ｐＭＩＳトランジスタ４０がオフになった後
は、ｎＭＩＳトランジスタ２２のオンにより信号Ｓ３が
０Ｖになる。
【００１４】このようにして、ｎＭＩＳトランジスタ２
２に流れる電流が低減され、グランド線ＧＮＤの電位変
動が低減される。さらに、ｐＭＩＳトランジスタ４０を
備えない場合よりも信号Ｓ３の立ち下がりが急になり、
高速動作が可能となる。信号Ｓ５のパルス期間が上記の
ように短いので、グランド線ＧＮＤが０Ｖ以下に変動す
るのが防止される。また、ｐウエル３１へ電流が流れる
ことによりバックバイアス供給線ＶＢＢが多少変動する
が、バックバイアス供給線ＶＢＢによりｐウエル３１と
ｎウエル３２とのｐｎ接合に逆方向電圧が加わればよい
ので、問題はない。さらに、ｐＭＩＳトランジスタ４０
のドレインを、ｐウエル３１を介しバックバイアス供給
線ＶＢＢに接続しているので、ｐウエル３１が電荷のバ
ッファとして機能し、バックバイアス電源回路を大型化
する必要がなくなる。また、ｐＭＩＳトランジスタ２２
及び４０が同時にオンになったとき、バックバイアス供
給線ＶＢＢの電位がグランド線ＧＮＤのそれより低いの
で、ｐＭＩＳトランジスタ２２より小サイズのｐＭＩＳ
トランジスタ４０を用いればよく、これにより、ｐＭＩ
Ｓトランジスタ４０を駆動するアンドゲート５２及びイ
ンバータ５１を小サイズにすることができる。
２に流れる電流が低減され、グランド線ＧＮＤの電位変
動が低減される。さらに、ｐＭＩＳトランジスタ４０を
備えない場合よりも信号Ｓ３の立ち下がりが急になり、
高速動作が可能となる。信号Ｓ５のパルス期間が上記の
ように短いので、グランド線ＧＮＤが０Ｖ以下に変動す
るのが防止される。また、ｐウエル３１へ電流が流れる
ことによりバックバイアス供給線ＶＢＢが多少変動する
が、バックバイアス供給線ＶＢＢによりｐウエル３１と
ｎウエル３２とのｐｎ接合に逆方向電圧が加わればよい
ので、問題はない。さらに、ｐＭＩＳトランジスタ４０
のドレインを、ｐウエル３１を介しバックバイアス供給
線ＶＢＢに接続しているので、ｐウエル３１が電荷のバ
ッファとして機能し、バックバイアス電源回路を大型化
する必要がなくなる。また、ｐＭＩＳトランジスタ２２
及び４０が同時にオンになったとき、バックバイアス供
給線ＶＢＢの電位がグランド線ＧＮＤのそれより低いの
で、ｐＭＩＳトランジスタ２２より小サイズのｐＭＩＳ
トランジスタ４０を用いればよく、これにより、ｐＭＩ
Ｓトランジスタ４０を駆動するアンドゲート５２及びイ
ンバータ５１を小サイズにすることができる。
【００１５】なお、本発明には外にも種々の変形例が含
まれる。例えば、立ち上がり検出回路５０は同一機能を
有する他の論理回路で構成してもよい。また、インバー
タ５１の信号伝播遅延時間との関係で、入力端２５とｎ
ＭＩＳトランジスタ２２のゲートとの間に非反転ゲート
を接続して、信号Ｓ３の電位が０Ｖになる前にｐＭＩＳ
トランジスタ４０がオフになるようにしてもよい。
まれる。例えば、立ち上がり検出回路５０は同一機能を
有する他の論理回路で構成してもよい。また、インバー
タ５１の信号伝播遅延時間との関係で、入力端２５とｎ
ＭＩＳトランジスタ２２のゲートとの間に非反転ゲート
を接続して、信号Ｓ３の電位が０Ｖになる前にｐＭＩＳ
トランジスタ４０がオフになるようにしてもよい。
【図１】本発明の一実施形態の半導体装置出力部の回路
図及びその動作を示す波形図である。
図及びその動作を示す波形図である。
【図２】従来技術の問題点説明図である。
１０ 半導体チップ １１ 内部回路 １２ Ｉ／Ｏバッファ回路 ２０ 出力バッファ回路 ２１、４０ ｐＭＩＳトランジスタ ２２ ｎＭＩＳトランジスタ ３０ ＣＭＩＳトランジスタ ３１ ｐウエル ３２ ｎウエル ５０ 立ち上がり検出回路 ５１ インバータ ５２ アンドゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16
Claims (2)
- 【請求項１】 駆動能力を増幅するためのバッファ回路
を備えた半導体装置において、該バッファ回路は、第１
電源供給線と該第１電源供給線より電位が低い第２電源
供給線との間に接続されており、 該バッファ回路の出力端と、該第２電源供給線より電位
が低くＣＭＩＳトランジスタのｎウエルとｐウエルとの
間に逆電圧を印加するための第３電源供給線との間に接
続されたスイッチ素子と、 該バッファ回路の入力信号レベルの１方向変化に応答し
て該バッファ回路の出力が高レベルから該第２電源供給
線の電位に略等しい低レベルへ遷移するときに、該１方
向変化を検出して該スイッチ素子の制御入力端に、該バ
ッファ回路の出力端の電位が該第２電源供給線の電位よ
り低くならない期間だけオンにするためのパルスを供給
するエッジ検出回路とを有することを特徴とする半導体
装置。 - 【請求項２】 上記バッファ回路は、外部端子に信号を
出力するＣＭＩＳ出力バッファ回路であり、ソースが上
記第２電源供給線に接続されドレインが該バッファ回路
の出力端に接続されたｎＭＩＳトランジスタを備え、 該第２電源供給線はグランド線であり、 上記スイッチ素子はｐＭＩＳトランジスタであり、 上記エッジ検出回路は、該ＣＭＩＳ出力バッファ回路の
該ｎＭＩＳトランジスタのゲートに供給される信号の立
ち上がりエッジを検出してパルスを出力することを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24032195A JP3602216B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24032195A JP3602216B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983338A true JPH0983338A (ja) | 1997-03-28 |
| JP3602216B2 JP3602216B2 (ja) | 2004-12-15 |
Family
ID=17057736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24032195A Expired - Fee Related JP3602216B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3602216B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| US6304110B1 (en) | 1998-06-11 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Buffer using dynamic threshold-voltage MOS transistor |
| JP2009198801A (ja) * | 2008-02-21 | 2009-09-03 | Oki Semiconductor Co Ltd | 負荷容量の駆動回路 |
-
1995
- 1995-09-19 JP JP24032195A patent/JP3602216B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335583A (ja) * | 1997-05-21 | 1998-12-18 | Motorola Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| US6304110B1 (en) | 1998-06-11 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Buffer using dynamic threshold-voltage MOS transistor |
| DE19855602C2 (de) * | 1998-06-11 | 2003-01-09 | Mitsubishi Electric Corp | Puffer, welcher einen dynamischen Schwellenspannungs-MOS-Transistor verwendet |
| JP2009198801A (ja) * | 2008-02-21 | 2009-09-03 | Oki Semiconductor Co Ltd | 負荷容量の駆動回路 |
| US7948278B2 (en) | 2008-02-21 | 2011-05-24 | Oki Semiconductor Co., Ltd. | Load capacity driving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3602216B2 (ja) | 2004-12-15 |
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Legal Events
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