JP3018351B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JP3018351B2 JP3018351B2 JP1191746A JP19174689A JP3018351B2 JP 3018351 B2 JP3018351 B2 JP 3018351B2 JP 1191746 A JP1191746 A JP 1191746A JP 19174689 A JP19174689 A JP 19174689A JP 3018351 B2 JP3018351 B2 JP 3018351B2
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- JP
- Japan
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- output
- output terminal
- power supply
- input
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に出力バッファー
回路に関する。
回路に関する。
従来、この種の出力バッファー回路は第３図に示され
る様に共通の電源1,Gnd2に接続され、入力信号3,4,5,6
を出力バッファ12,13,14,15を通して出力端子8,9,10,11
に出力されていた。
る様に共通の電源1,Gnd2に接続され、入力信号3,4,5,6
を出力バッファ12,13,14,15を通して出力端子8,9,10,11
に出力されていた。
上述した従来の出力バッファ回路は共通の電源,Gndに
接続されているので同時に多数の出力バッファ回路の出
力信号が変化すると通常、電源,Gndに大電流が一時的に
流れる。CMOS回路を使用した出力バッファ回路では出力
信号の変化時、貫通電流として大電流が流れ電源,Gndの
電位が変化し第４図に示されたノイズ21が発生する場合
がある。
接続されているので同時に多数の出力バッファ回路の出
力信号が変化すると通常、電源,Gndに大電流が一時的に
流れる。CMOS回路を使用した出力バッファ回路では出力
信号の変化時、貫通電流として大電流が流れ電源,Gndの
電位が変化し第４図に示されたノイズ21が発生する場合
がある。
従って出力バッファ回路が同時に変化する数が増加し
た場合や高速化するとノイズ21が顕著になり、ノイズを
含んだ信号を供給された装置が誤動作するという欠点が
ある。
た場合や高速化するとノイズ21が顕著になり、ノイズを
含んだ信号を供給された装置が誤動作するという欠点が
ある。
本発明の半導体回路は、第１の電源と、第２の電源
と、第１の出力端子と、第１の出力端子と異なる第２の
出力端子と、第１及び第２の電源に接続され第１の出力
信号を第１の出力端子に出力する第１の出力バッファ
と、第１及び第２の電源に接続され第２の出力信号を第
２の出力端子に出力する第２の出力バッファと、第２の
出力バッファから出力される第２の出力信号が変化する
タイミング時に第１の出力端子を第１及び第２の電源か
ら分離する手段とを備えていることを特徴とする。
と、第１の出力端子と、第１の出力端子と異なる第２の
出力端子と、第１及び第２の電源に接続され第１の出力
信号を第１の出力端子に出力する第１の出力バッファ
と、第１及び第２の電源に接続され第２の出力信号を第
２の出力端子に出力する第２の出力バッファと、第２の
出力バッファから出力される第２の出力信号が変化する
タイミング時に第１の出力端子を第１及び第２の電源か
ら分離する手段とを備えていることを特徴とする。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例の出力回路である。出力バッファ
12,13,14,15は電源1,Gnd2に接続され、出力バッファ12,
13,14に各々第１の入力信号3,4,5が入力されている。又
出力バッファ15に第２の入力信号６が入力され、かつ出
力バッファ15の出力はＰチャンネルMOSトランジスタ17
とＮチャンネルMOSトランジスタ18を通して出力端子11
に接続されている。又第３の入力信号７はＰチャンネル
MOSトランジスタ17,インバータ16に入力されている。
図は本発明の一実施例の出力回路である。出力バッファ
12,13,14,15は電源1,Gnd2に接続され、出力バッファ12,
13,14に各々第１の入力信号3,4,5が入力されている。又
出力バッファ15に第２の入力信号６が入力され、かつ出
力バッファ15の出力はＰチャンネルMOSトランジスタ17
とＮチャンネルMOSトランジスタ18を通して出力端子11
に接続されている。又第３の入力信号７はＰチャンネル
MOSトランジスタ17,インバータ16に入力されている。
第１図の入出力波形図である第２図を参照し説明す
る。第１の入力信号3,4,5が変化する事により出力端子
8,9,10が同時に変化する。第３の入力信号７は出力端子
8,9,10の出力が変化する期間ＮチャンネルMOSトランジ
スタ18,PチャンネルMOSトランジスタ17をOFFさせる。従
って同一電源,Gndに接続された出力バッファ12,13,14の
出力信号が同時に変化する期間、出力バッファ15の出力
は出力端子11と切離される。従って電源,Gndを通して出
力バッファ12,13,14の出力変化時発生するノイズ信号が
出力端子11から出力される事が防止される。
る。第１の入力信号3,4,5が変化する事により出力端子
8,9,10が同時に変化する。第３の入力信号７は出力端子
8,9,10の出力が変化する期間ＮチャンネルMOSトランジ
スタ18,PチャンネルMOSトランジスタ17をOFFさせる。従
って同一電源,Gndに接続された出力バッファ12,13,14の
出力信号が同時に変化する期間、出力バッファ15の出力
は出力端子11と切離される。従って電源,Gndを通して出
力バッファ12,13,14の出力変化時発生するノイズ信号が
出力端子11から出力される事が防止される。
第５図は本発明の他の実施例の出力回路図である。出
力バッファ12,13,14は電源1,Gnd2に接続され各々第１の
入力信号3,4,5が入力され、出力端子8,9,10に接続され
ている。第２の入力信号６はＰチャンネルMOSトランジ
スタ17,19とＮチャンネルMOSトランジスタ18,19で構成
されたクロックドインバータ型式の出力バッファに入力
されている。
力バッファ12,13,14は電源1,Gnd2に接続され各々第１の
入力信号3,4,5が入力され、出力端子8,9,10に接続され
ている。第２の入力信号６はＰチャンネルMOSトランジ
スタ17,19とＮチャンネルMOSトランジスタ18,19で構成
されたクロックドインバータ型式の出力バッファに入力
されている。
第３の入力信号７はＰチャンネルMOSトランジスタ17,
インバータ16に入力されている。従って実施例１と同様
に第３の入力信号７は出力端子8,9,10の出力信号が変化
する期間ＮチャンネルMOSトランジスタ18,PチャンネルM
OSトランジスタ17をOFFさせる。ＮチャンネルMOSトラン
ジスタ８とＰチャンネルMOSトランジスタ17をOFFさせる
事によりノイズ信号を防止するのは実施例１と同様であ
る。
インバータ16に入力されている。従って実施例１と同様
に第３の入力信号７は出力端子8,9,10の出力信号が変化
する期間ＮチャンネルMOSトランジスタ18,PチャンネルM
OSトランジスタ17をOFFさせる。ＮチャンネルMOSトラン
ジスタ８とＰチャンネルMOSトランジスタ17をOFFさせる
事によりノイズ信号を防止するのは実施例１と同様であ
る。
以上説明したように本発明は他の出力バッファの出力
信号が変化する期間出力端子を共通の電源,Gndより分離
する事によりノイズ信号が出力端子から出力される事が
防止され、外部装置の誤動作が防止される。
信号が変化する期間出力端子を共通の電源,Gndより分離
する事によりノイズ信号が出力端子から出力される事が
防止され、外部装置の誤動作が防止される。
第１図は本発明の第１実施例の出力回路図、第２図は第
１図の入出力波形図、第３図は従来の出力回路図、第４
図は第３図の出力波形図、第５図は第２実施例の出力回
路図である。 １……電源、２……Gnd、3,4,5……第１の入力信号、６
……第２の入力信号、７……第３の入力信号、8,9,10,1
1……出力端子、12,13,14,15……出力バッファ、16……
インバータ、17,19……ＰチャンネルMOSトランジスタ、
18,20……ＮチャンネルMOSトランジスタ、21……ノイ
ズ。
１図の入出力波形図、第３図は従来の出力回路図、第４
図は第３図の出力波形図、第５図は第２実施例の出力回
路図である。 １……電源、２……Gnd、3,4,5……第１の入力信号、６
……第２の入力信号、７……第３の入力信号、8,9,10,1
1……出力端子、12,13,14,15……出力バッファ、16……
インバータ、17,19……ＰチャンネルMOSトランジスタ、
18,20……ＮチャンネルMOSトランジスタ、21……ノイ
ズ。
Claims (2)
- 【請求項１】第１の電源と、第２の電源と、第１の出力
端子と、前記第１の出力端子と異なる第２の出力端子
と、前記第１及び第２の電源に接続され第１の出力信号
を前記第１の出力端子に出力する第１の出力バッファ
と、前記第１及び第２の電源に接続され第２の出力信号
を前記第２の出力端子に出力する第２の出力バッファ
と、前記第２の出力バッファから出力される前記第２の
出力信号が変化するタイミング時に前記第１の出力端子
を前記第１及び第２の電源から分離する手段とを備えて
いることを特徴とする半導体回路。 - 【請求項２】前記分離する手段が、前記第１の出力端子
と前記第１の出力バッファのの間に設けられていること
を特徴とする請求項１記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191746A JP3018351B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191746A JP3018351B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355617A JPH0355617A (ja) | 1991-03-11 |
| JP3018351B2 true JP3018351B2 (ja) | 2000-03-13 |
Family
ID=16279816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191746A Expired - Lifetime JP3018351B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018351B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104538385A (zh) * | 2015-01-13 | 2015-04-22 | 深圳市亚耕电子科技有限公司 | 多芯片封装结构以及电子设备 |
-
1989
- 1989-07-24 JP JP1191746A patent/JP3018351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0355617A (ja) | 1991-03-11 |
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