JPH05276002A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH05276002A JPH05276002A JP4070995A JP7099592A JPH05276002A JP H05276002 A JPH05276002 A JP H05276002A JP 4070995 A JP4070995 A JP 4070995A JP 7099592 A JP7099592 A JP 7099592A JP H05276002 A JPH05276002 A JP H05276002A
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- control signal
- channel
- turned
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Abstract
(57)【要約】
【目的】 基板電位を入力信号の電位と等しくすること
によって、基板効果を防止したアナログスイッチにおい
て、スイッチング時のノイズ発生を防止する。 【構成】 図１に示す構成のレベルシフト回路（９）を
具備することによって、コントロール信号φBおよびコ
ントロール信号φCとコントロール信号φDとの重なりを
防止することによって、アナログスイッチ（７）（８）
とＮチャンネルトランジスタＱ9が同時にオン状態とな
るのを防止する。
によって、基板効果を防止したアナログスイッチにおい
て、スイッチング時のノイズ発生を防止する。 【構成】 図１に示す構成のレベルシフト回路（９）を
具備することによって、コントロール信号φBおよびコ
ントロール信号φCとコントロール信号φDとの重なりを
防止することによって、アナログスイッチ（７）（８）
とＮチャンネルトランジスタＱ9が同時にオン状態とな
るのを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログスイッチ回路
に関し、特に切り換えノイズの発生を防止したアナログ
スイッチ回路に関する。
に関し、特に切り換えノイズの発生を防止したアナログ
スイッチ回路に関する。
【０００２】
【従来の技術】一般にアナログスイッチ回路は、外部回
路と半導体集積回路のインターフェイス部分に設けら
れ、外部回路から入力されるアナログ信号をコントロー
ル信号によってオン・オフするための回路である。しか
し、オーディオ系のアナログ信号にあっては、オーディ
オ信号の電源系と半導体集積回路の電源系が異なるの
で、このままでは入力することができない。そこで、半
導体集積回路の内部でコントロール信号の電源系をオー
ディオ信号の電源系と等しくなるようにレベルシフトす
ることによって、オーディオ信号をアナログスイッチ回
路を介して内部回路に伝達できるようにしている。
路と半導体集積回路のインターフェイス部分に設けら
れ、外部回路から入力されるアナログ信号をコントロー
ル信号によってオン・オフするための回路である。しか
し、オーディオ系のアナログ信号にあっては、オーディ
オ信号の電源系と半導体集積回路の電源系が異なるの
で、このままでは入力することができない。そこで、半
導体集積回路の内部でコントロール信号の電源系をオー
ディオ信号の電源系と等しくなるようにレベルシフトす
ることによって、オーディオ信号をアナログスイッチ回
路を介して内部回路に伝達できるようにしている。
【０００３】図３は、この種のアナログスイッチ回路の
従来例を示す回路図である。図において、（１）は入力
端子、（２）は出力端子である。（３）はレベルシフト
回路であり、入力されたコントロール信号φAを基にし
て、互いに逆位相となリ且つレベルシフトしたコントロ
ール信号φBおよびコントロール信号φCを作成してい
る。このレベルシフト回路（３）は、次のように構成さ
れている。なお、以下の説明において、Ｖｄｄは電源電
位、ＶｓｓおよびＶｅｅは異なる接地電位を表すものと
する（例えば、Ｖｄｄ：＋２０Ｖ，Ｖｓｓ：０Ｖ，Ｖｅ
ｅ：−２０Ｖ）。ＰチャンネルトランジスタＱ1，Ｑ2の
ソースはＶｄｄに接続され、Ｐチャンネルトランジスタ
Ｑ1のゲートにはコントロール信号φAが、Ｐチャンネル
トランジスタＱ2のゲートには、インバータ（４）によ
って反転されたコントロール信号＊φAが接続されてい
る。ＰチャンネルトランジスタＱ1，Ｑ2のドレインはそ
れぞれＮチャンネルトランジスタＱ3，Ｑ4を介してＶｅ
ｅに接続されている。ＮチャンネルトランジスタＱ3，
Ｑ4のゲートはそれぞれＰチャンネルトランジスタＱ1，
Ｑ2のドレインとクロス接続されている。そしてＰチャ
ンネルトランジスタＱ1のドレインは、インバータ
（５）の入力に接続され、インバータ（５）の出力はイ
ンバータ（６）の入力に接続されている。このインバー
タ（５）の出力からコントロール信号φBが、インバー
タ（６）の出力からコントロール信号φCがそれぞれ取
り出されている。
従来例を示す回路図である。図において、（１）は入力
端子、（２）は出力端子である。（３）はレベルシフト
回路であり、入力されたコントロール信号φAを基にし
て、互いに逆位相となリ且つレベルシフトしたコントロ
ール信号φBおよびコントロール信号φCを作成してい
る。このレベルシフト回路（３）は、次のように構成さ
れている。なお、以下の説明において、Ｖｄｄは電源電
位、ＶｓｓおよびＶｅｅは異なる接地電位を表すものと
する（例えば、Ｖｄｄ：＋２０Ｖ，Ｖｓｓ：０Ｖ，Ｖｅ
ｅ：−２０Ｖ）。ＰチャンネルトランジスタＱ1，Ｑ2の
ソースはＶｄｄに接続され、Ｐチャンネルトランジスタ
Ｑ1のゲートにはコントロール信号φAが、Ｐチャンネル
トランジスタＱ2のゲートには、インバータ（４）によ
って反転されたコントロール信号＊φAが接続されてい
る。ＰチャンネルトランジスタＱ1，Ｑ2のドレインはそ
れぞれＮチャンネルトランジスタＱ3，Ｑ4を介してＶｅ
ｅに接続されている。ＮチャンネルトランジスタＱ3，
Ｑ4のゲートはそれぞれＰチャンネルトランジスタＱ1，
Ｑ2のドレインとクロス接続されている。そしてＰチャ
ンネルトランジスタＱ1のドレインは、インバータ
（５）の入力に接続され、インバータ（５）の出力はイ
ンバータ（６）の入力に接続されている。このインバー
タ（５）の出力からコントロール信号φBが、インバー
タ（６）の出力からコントロール信号φCがそれぞれ取
り出されている。
【０００４】ここで、インバータ（４）はＶｄｄとＶｓ
ｓ間に形成したＣＭＯＳインバータであり、インバータ
（５）およびインバータ（６）はＶｄｄとＶｅｅ間に形
成したＣＭＯＳインバータである。（７）は、第一のア
ナログスイッチであり、アナログスイッチ回路の本体と
なるものである。この第一のアナログスイッチ（７）
は、ＰチャンネルトランジスタＱ5とＮチャンネルトラ
ンジスタＱ6のソースおよびドレインを、入力端子（１
および出力端子（２）に共通接続し、さらにそれらのゲ
ートをそれぞれコントロール信号φBとコントロール信
号φCとに接続して構成されている。
ｓ間に形成したＣＭＯＳインバータであり、インバータ
（５）およびインバータ（６）はＶｄｄとＶｅｅ間に形
成したＣＭＯＳインバータである。（７）は、第一のア
ナログスイッチであり、アナログスイッチ回路の本体と
なるものである。この第一のアナログスイッチ（７）
は、ＰチャンネルトランジスタＱ5とＮチャンネルトラ
ンジスタＱ6のソースおよびドレインを、入力端子（１
および出力端子（２）に共通接続し、さらにそれらのゲ
ートをそれぞれコントロール信号φBとコントロール信
号φCとに接続して構成されている。
【０００５】（８）は、第二のアナログスイッチ回路で
あり、第一のアナログスイッチ（７のＮチャンネルトラ
ンジスタＱ6のバックゲートバイアス効果を除去するた
めのものである。この第二のアナログスイッチ（８）
は、ＰチャンネルトランジスタＱ7とＮチャンネルトラ
ンジスタＱ8のソースおよびドレインを入力端子（１）
およびＮチャンネルトランジスタＱ6の基板に共通接続
し、さらにそれらのゲートをそれぞれコントロール信号
φBとコントロール信号φCと接続して構成されている。
あり、第一のアナログスイッチ（７のＮチャンネルトラ
ンジスタＱ6のバックゲートバイアス効果を除去するた
めのものである。この第二のアナログスイッチ（８）
は、ＰチャンネルトランジスタＱ7とＮチャンネルトラ
ンジスタＱ8のソースおよびドレインを入力端子（１）
およびＮチャンネルトランジスタＱ6の基板に共通接続
し、さらにそれらのゲートをそれぞれコントロール信号
φBとコントロール信号φCと接続して構成されている。
【０００６】Ｑ9は、第一のアナログスイッチ（７）の
ＮチャンネルトランジスタＱ6の基板（Ｐ型ウエル）を
Ｖｅｅにバイアスするためのものである。このＮチャン
ネルトランジスタＱ9のドレインはＮチャンネルトラン
ジスタＱ6の基板に接続され、ソースはＶｅｅに接続さ
れ、ゲートにはコントロール信号φBが接続されてい
る。なお、ＰチャンネルトランジスタＱ5，Ｑ7の基板
（Ｎ型ウエル）はＶｄｄに接続され、Ｎチャンネルトラ
ンジスタＱ8，Ｑ9の基板（Ｐ型ウエル）はＶｅｅに接続
されている。
ＮチャンネルトランジスタＱ6の基板（Ｐ型ウエル）を
Ｖｅｅにバイアスするためのものである。このＮチャン
ネルトランジスタＱ9のドレインはＮチャンネルトラン
ジスタＱ6の基板に接続され、ソースはＶｅｅに接続さ
れ、ゲートにはコントロール信号φBが接続されてい
る。なお、ＰチャンネルトランジスタＱ5，Ｑ7の基板
（Ｎ型ウエル）はＶｄｄに接続され、Ｎチャンネルトラ
ンジスタＱ8，Ｑ9の基板（Ｐ型ウエル）はＶｅｅに接続
されている。
【０００７】次に、上述した従来の回路の動作を図３お
よび図４を参照して説明する。図４は、図３に示した回
路の動作タイミング図である。まずコントロール信号φ
AがＶｓｓからＶｄｄに立ち上がると、レベルシフト回
路（３）によって、コントロール信号φBがＶｄｄから
Ｖｅｅに立ち下がり、これを受けてコントロール信号φ
CがＶｅｅからＶｄｄに立ち上がる。これらに基いて、
第一のアナログスイッチ（７）および第二のアナログス
イッチ（８）はオンし、一方Ｎチャンネルトランジスタ
Ｑ9はオフする。これにより、入力端子（１）に印加さ
れたＶｄｄ／Ｖｅｅ電源系のアナログ信号は、第一のア
ナログスイッチ（７）を介して出力端子（２）に伝達さ
れる。この時、第二のアナログスイッチ（８）によって
第一のアナログスイッチ（７）のＮチャンネルトランジ
スタＱ2の基板を入力端子（１）の電位と等しくなるよ
うにバイアスしているので、バックゲートバイアス効果
を除去し第一のアナログスイッチ（７）の伝達特性を向
上できる。
よび図４を参照して説明する。図４は、図３に示した回
路の動作タイミング図である。まずコントロール信号φ
AがＶｓｓからＶｄｄに立ち上がると、レベルシフト回
路（３）によって、コントロール信号φBがＶｄｄから
Ｖｅｅに立ち下がり、これを受けてコントロール信号φ
CがＶｅｅからＶｄｄに立ち上がる。これらに基いて、
第一のアナログスイッチ（７）および第二のアナログス
イッチ（８）はオンし、一方Ｎチャンネルトランジスタ
Ｑ9はオフする。これにより、入力端子（１）に印加さ
れたＶｄｄ／Ｖｅｅ電源系のアナログ信号は、第一のア
ナログスイッチ（７）を介して出力端子（２）に伝達さ
れる。この時、第二のアナログスイッチ（８）によって
第一のアナログスイッチ（７）のＮチャンネルトランジ
スタＱ2の基板を入力端子（１）の電位と等しくなるよ
うにバイアスしているので、バックゲートバイアス効果
を除去し第一のアナログスイッチ（７）の伝達特性を向
上できる。
【０００８】この後、コントロール信号φAがＶｓｓに
立ち下がると、コントロール信号φBがＶｄｄに立ち上
がり、これを受けてコントロール信号φCがＶｅｅに立
ち下がる。これらに基いて、第二のアナログスイッチ
（８）はオフし、一方ＮチャンネルトランジスタＱ9は
オンする。これにより、第一のアナログスイッチ（７）
のＮチャンネルトランジスタＱ6の基板はＶｅｅにバイ
アスされるので、第一のアナログスイッチ（７）はオフ
し、入力端子（１）に印加されたＶｄｄ／Ｖｅｅ電源系
のアナログ信号は出力端子（２）に伝達されないように
なる。
立ち下がると、コントロール信号φBがＶｄｄに立ち上
がり、これを受けてコントロール信号φCがＶｅｅに立
ち下がる。これらに基いて、第二のアナログスイッチ
（８）はオフし、一方ＮチャンネルトランジスタＱ9は
オンする。これにより、第一のアナログスイッチ（７）
のＮチャンネルトランジスタＱ6の基板はＶｅｅにバイ
アスされるので、第一のアナログスイッチ（７）はオフ
し、入力端子（１）に印加されたＶｄｄ／Ｖｅｅ電源系
のアナログ信号は出力端子（２）に伝達されないように
なる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
従来のアナログスイッチ回路の構成では図４に示される
ように、そのスイッチング時においてコントロール信号
φBとコントロール信号φCとの重なりが発生し、第一、
第二のアナログスイッチ（７）,（８）とＮチャンネル
トランジスタＱ9とが同時にオンするタイミングが発生
する。このため、第一のアナログスイッチ（７）の入力
端子（１）および出力端子（２）がＶｅｅに引かれるこ
とによる切り換えノイズが発生するという問題があっ
た。
従来のアナログスイッチ回路の構成では図４に示される
ように、そのスイッチング時においてコントロール信号
φBとコントロール信号φCとの重なりが発生し、第一、
第二のアナログスイッチ（７）,（８）とＮチャンネル
トランジスタＱ9とが同時にオンするタイミングが発生
する。このため、第一のアナログスイッチ（７）の入力
端子（１）および出力端子（２）がＶｅｅに引かれるこ
とによる切り換えノイズが発生するという問題があっ
た。
【００１０】
【課題を解決するための手段】本発明は上述した問題点
に鑑みて為され、図１に示されたレベルシフト回路
（９）の構成によって、コントロール信号φB およびコ
ントロール信号φCとコントロール信号φD間との重なり
が発生しないようにしたことを特徴とする。
に鑑みて為され、図１に示されたレベルシフト回路
（９）の構成によって、コントロール信号φB およびコ
ントロール信号φCとコントロール信号φD間との重なり
が発生しないようにしたことを特徴とする。
【００１１】
【作用】上述の手段によれば、レベルシフト回路（９）
によってコントロール信号φBおよびコントロール信号
φCとコントロール信号φD間との重なりが完全に防止さ
れる。これにより、第一、第二のアナログスイッチ
（７）,（８）とＮチャンネルトランジスタＱ9とが同時
にオンするタイミングがなくなるので、切り換えノイズ
の発生を防止できる。
によってコントロール信号φBおよびコントロール信号
φCとコントロール信号φD間との重なりが完全に防止さ
れる。これにより、第一、第二のアナログスイッチ
（７）,（８）とＮチャンネルトランジスタＱ9とが同時
にオンするタイミングがなくなるので、切り換えノイズ
の発生を防止できる。
【００１２】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は、本発明の実施例に係るアナログスイッチ
回路の回路図である。従来例と本発明の異なる点は、レ
ベルシフト回路（９）の構成にある。このレベルシフト
回路（９）は、以下のように構成されている。
する。図１は、本発明の実施例に係るアナログスイッチ
回路の回路図である。従来例と本発明の異なる点は、レ
ベルシフト回路（９）の構成にある。このレベルシフト
回路（９）は、以下のように構成されている。
【００１３】ＰチャンネルトランジスタＱ1，Ｑ2のソー
スはＶｄｄに接続され、ＰチャンネルトランジスタＱ1
のゲートにはコントロール信号φAが、Ｐチャンネルト
ランジスタＱ2のゲートには、インバータ（１０）によ
って反転されたコントロール信号＊φAが接続されてい
る。ＰチャンネルトランジスタＱ1，Ｑ2のドレインはそ
れぞれＮチャンネルトランジスタＱ3，Ｑ4を介してＶｅ
ｅに接続されている。ＰチャンネルトランジスタＱ1と
ＮチャンネルトランジスタＱ3との接続点は２つのイン
バータ（１１）,（１２）を介して、Ｎチャンネルトラ
ンジスタＱ4のゲートに接続されている。同様に、Ｐチ
ャンネルトランジスタＱ2とＮチャンネルトランジスタ
Ｑ4との接続点は２つのインバ−タ（１３）,（１４）を
介して、ＮチャンネルトランジスタＱ3のゲートに接続
されている。
スはＶｄｄに接続され、ＰチャンネルトランジスタＱ1
のゲートにはコントロール信号φAが、Ｐチャンネルト
ランジスタＱ2のゲートには、インバータ（１０）によ
って反転されたコントロール信号＊φAが接続されてい
る。ＰチャンネルトランジスタＱ1，Ｑ2のドレインはそ
れぞれＮチャンネルトランジスタＱ3，Ｑ4を介してＶｅ
ｅに接続されている。ＰチャンネルトランジスタＱ1と
ＮチャンネルトランジスタＱ3との接続点は２つのイン
バータ（１１）,（１２）を介して、Ｎチャンネルトラ
ンジスタＱ4のゲートに接続されている。同様に、Ｐチ
ャンネルトランジスタＱ2とＮチャンネルトランジスタ
Ｑ4との接続点は２つのインバ−タ（１３）,（１４）を
介して、ＮチャンネルトランジスタＱ3のゲートに接続
されている。
【００１４】そして、インバータ（１１）の出力からは
コントロール信号φCが、インバータ（１２）の出力か
らはコントロール信号φB が、インバータ（１３）の出
力からはコントロール信号φDが、それぞれ取り出され
て ,る。さらに、コントロール信号φCは、Ｎチャンネ
ルトランジスタＱ6，Ｑ8のゲートに接続され、コントロ
ール信号φBは、ＮチャンネルトランジスタＱ5，Ｑ7の
ゲートに接続され、コントロール信号φDはＱ9のゲート
に接続されている。
コントロール信号φCが、インバータ（１２）の出力か
らはコントロール信号φB が、インバータ（１３）の出
力からはコントロール信号φDが、それぞれ取り出され
て ,る。さらに、コントロール信号φCは、Ｎチャンネ
ルトランジスタＱ6，Ｑ8のゲートに接続され、コントロ
ール信号φBは、ＮチャンネルトランジスタＱ5，Ｑ7の
ゲートに接続され、コントロール信号φDはＱ9のゲート
に接続されている。
【００１５】次に、上述した本発明のアナログスイッチ
回路の動作を図１および図２を参照して説明する。図２
は、図１に示した回路の動作タイミング図である。 な
お、Ｖｄｄ：＋２０Ｖ，Ｖｓｓ：０Ｖ，Ｖｅｅ：−２０
Ｖの条件とし、入力端子（１にはＶｅｅからＶｄｄの間
のアナログ信号が入力されるものとする。 コントロール信号φAがＶｓｓからＶｄｄに立ち上が
った場合の動作 インバータ（１０）がＶｓｓに立ち下がるのを受けて、
ＰチャンネルトランジスタＱ3がオンし、Ｐチャンネル
トランジスタＱ2とＮチャンネルトランジスタＱ4との接
続点はＶｄｄに立ち上がる。これを受けて、コントロー
ル信号φDはＶｅｅに立ち下がり、Ｎチャンネルトラン
ジスタＱ9がオフする。そして、インバータ（１４）の
出力はＶｄｄに立ち上がり、Ｎチャンネルトランジスタ
Ｑ3がオンすることにより、Ｐチャンネルトランジスタ
Ｑ1とＮチャンネルトランジスタＱ3との接続点はＶｅｅ
に立ち下がる。これを受けてコントロール信号φCはＶ
ｄｄに立ち上がリ、これを受けてコントロール信号φB
はＶｅｅに立ち下がることにより、第一，第二のアナロ
グスイッチ（７）,（８）がオンする。
回路の動作を図１および図２を参照して説明する。図２
は、図１に示した回路の動作タイミング図である。 な
お、Ｖｄｄ：＋２０Ｖ，Ｖｓｓ：０Ｖ，Ｖｅｅ：−２０
Ｖの条件とし、入力端子（１にはＶｅｅからＶｄｄの間
のアナログ信号が入力されるものとする。 コントロール信号φAがＶｓｓからＶｄｄに立ち上が
った場合の動作 インバータ（１０）がＶｓｓに立ち下がるのを受けて、
ＰチャンネルトランジスタＱ3がオンし、Ｐチャンネル
トランジスタＱ2とＮチャンネルトランジスタＱ4との接
続点はＶｄｄに立ち上がる。これを受けて、コントロー
ル信号φDはＶｅｅに立ち下がり、Ｎチャンネルトラン
ジスタＱ9がオフする。そして、インバータ（１４）の
出力はＶｄｄに立ち上がり、Ｎチャンネルトランジスタ
Ｑ3がオンすることにより、Ｐチャンネルトランジスタ
Ｑ1とＮチャンネルトランジスタＱ3との接続点はＶｅｅ
に立ち下がる。これを受けてコントロール信号φCはＶ
ｄｄに立ち上がリ、これを受けてコントロール信号φB
はＶｅｅに立ち下がることにより、第一，第二のアナロ
グスイッチ（７）,（８）がオンする。
【００１６】このように、レベルシフト回路（９）によ
れば、コントロール信号φBおよびコントロール信号φC
の変化は、常にコントロール信号φDの変化よりも遅れ
るので、ＮチャンネルトランジスタＱ9がオフした後
に、第一，第二のアナログスイッチ（４）（５）がオン
するようになる。したがって、同時オンのタイミングが
発生することはなく、切り換えノイズを完全に除去でき
る。
れば、コントロール信号φBおよびコントロール信号φC
の変化は、常にコントロール信号φDの変化よりも遅れ
るので、ＮチャンネルトランジスタＱ9がオフした後
に、第一，第二のアナログスイッチ（４）（５）がオン
するようになる。したがって、同時オンのタイミングが
発生することはなく、切り換えノイズを完全に除去でき
る。
【００１７】コントロール信号φAがＶｄｄからＶｓ
ｓに立ち下がった場合の動作 ＰチャンネルトランジスタＱ1がオンし、Ｐチャンネル
トランジスタＱ1とＮチャンネルトランジスタＱ3との接
続点はＶｄｄに立ち上がる。これを受けて、コントロー
ル信号φCはＶｅｅに立ち下がり、コントロール信号φB
はＶｄｄに立ち上がることにより、第一，第二のアナロ
グスイッチ（７）,（８）がオフする。そして、インバ
ータ（１２）の出力はＶｄｄに立ち上がり、Ｎチャンネ
ルトランジスタＱ3がオンすることにより、Ｐチャンネ
ルトランジスタＱ1とＮチャンネルトランジスタＱ3との
接続点はＶｅｅに立ち下がる。そして、これを受けてコ
ントロール信号φDが電源電位Ｖｃｃに立ち上がって、
ＮチャンネルトランジスタＱ9がオンし、第一のアナロ
グスイッチ（７）のＮチャンネルトランジスタＱ6の基
板（Ｐ型ウエル）がＶｅｅにバイアスされる。
ｓに立ち下がった場合の動作 ＰチャンネルトランジスタＱ1がオンし、Ｐチャンネル
トランジスタＱ1とＮチャンネルトランジスタＱ3との接
続点はＶｄｄに立ち上がる。これを受けて、コントロー
ル信号φCはＶｅｅに立ち下がり、コントロール信号φB
はＶｄｄに立ち上がることにより、第一，第二のアナロ
グスイッチ（７）,（８）がオフする。そして、インバ
ータ（１２）の出力はＶｄｄに立ち上がり、Ｎチャンネ
ルトランジスタＱ3がオンすることにより、Ｐチャンネ
ルトランジスタＱ1とＮチャンネルトランジスタＱ3との
接続点はＶｅｅに立ち下がる。そして、これを受けてコ
ントロール信号φDが電源電位Ｖｃｃに立ち上がって、
ＮチャンネルトランジスタＱ9がオンし、第一のアナロ
グスイッチ（７）のＮチャンネルトランジスタＱ6の基
板（Ｐ型ウエル）がＶｅｅにバイアスされる。
【００１８】したがって、従来例のように、第一、第二
のアナログスイッチ（７）,（８）とＮチャンネルトラ
ンジスタＱ9が同時にオンすることはないのでスイッチ
ングノイズが発生するおそれは全くない。
のアナログスイッチ（７）,（８）とＮチャンネルトラ
ンジスタＱ9が同時にオンすることはないのでスイッチ
ングノイズが発生するおそれは全くない。
【００１９】
【発明の効果】本発明のアナログスイッチ回路によれ
ば、レベルシフト回路（９）により、コントロール信号
φB およびコントロール信号φCとコントロール信号φD
間との重なりが発生しないようにしているので、第一、
第二のアナログスイッチ（７）,（８）とＮチャンネル
トランジスタＱ9とが同時にオンするタイミングをなく
すことができる。これにより、切り換えノイズを完全に
除去したアナログスイッチ回路を提供することが可能と
なる。
ば、レベルシフト回路（９）により、コントロール信号
φB およびコントロール信号φCとコントロール信号φD
間との重なりが発生しないようにしているので、第一、
第二のアナログスイッチ（７）,（８）とＮチャンネル
トランジスタＱ9とが同時にオンするタイミングをなく
すことができる。これにより、切り換えノイズを完全に
除去したアナログスイッチ回路を提供することが可能と
なる。
【００２０】また、本発明は従来のレベルシフト回路
（３）の構成を利用し、これにインバータ（１１）〜
（１４）を追加するのみで、コントロール信号間の重な
りを防止したものであり、回路素子数の増加を最小限に
できるという利点も有している
（３）の構成を利用し、これにインバータ（１１）〜
（１４）を追加するのみで、コントロール信号間の重な
りを防止したものであり、回路素子数の増加を最小限に
できるという利点も有している
【図１】本発明の実施例に係るアナログスイッチ回路の
回路図である。
回路図である。
【図２】図１に示した回路の動作タイミング図である。
【図３】従来例に係るアナログスイッチ回路の回路図で
ある。
ある。
【図４】図３に示した回路の動作タイミング図である。
１ 入力端子 ２ 出力端子 ７ 第一のアナログスイッチ ８ 第二のアナログスイッチ ９ レベルシフト回路 １０ Ｖｄｄ／Ｖｓｓ電源系のインバータ １１〜１４ Ｖｄｄ／Ｖｅｅ電源系のインバータ
Claims (1)
- 【請求項１】 ＰチャンネルトランジスタＱ5とＮチャ
ンネルトランジスタＱ6のソースおよびドレインをそれ
ぞれ入力端子（１）および出力端子（２）に共通接続し
た第一のアナログスイッチ（７）と、Ｐチャンネルトラ
ンジスタＱ7とＮチャンネルトランジスタＱ8のソースお
よびドレインを入力端子（１）およびＮチャンネルトラ
ンジスタＱ6の基板に共通接続した第二のアナログスイ
ッチ（８）と、ＮチャンネルトランジスタＱ6の基板と
接地電位Ｖｅｅの間に接続されたＮチャンネルトランジ
スタＱ9と、前記第一、第二のアナログスイッチ（７）
（８）とトランジスタＱ9のオン・オフを切り換えるた
めのレベルシフト回路（９）とを備えるアナログスイッ
チ回路において、 前記レベルシフト回路（９）は、Ｐチャンネルトランジ
スタＱ1，Ｑ2のソースをＶｄｄに接続し、Ｐチャンネル
トランジスタＱ1のゲートにコントロール信号φAを接続
し、ＰチャンネルトランジスタＱ2のゲートにはインバ
ータ（１０）によって反転されたコントロール信号＊φ
Aを接続し、ＰチャンネルトランジスタＱ1，Ｑ2のドレ
インをそれぞれＮチャンネルトランジスタＱ3，Ｑ4を介
して接地電位Ｖｅｅに接続し、Ｐチャンネルトランジス
タＱ1とＮチャンネルトランジスタＱ3との接続点を２つ
のインバータ（１１）,（１２）を介してＮチャンネル
トランジスタＱ4のゲートに接続し、Ｐチャンネルトラ
ンジスタＱ2とＮチャンネルトランジスタＱ4との接続点
を２つのインバータ（１３）,（１４）を介してＮチャ
ンネルトランジスタＱ3のゲートに接続することにより
構成され、前記インバータ（１１）の出力がＮチャンネ
ルトランジスタＱ6，Ｑ8のゲートに接続され、前記イン
バータ（１２）の出力がＰチャンネルトランジスタ
Ｑ5，Ｑ7のゲートに接続され、前記インバータ（１３）
の出力がＮチャンネルトランジスタＱ9のゲートに接続
されていることを特徴とするアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070995A JPH05276002A (ja) | 1992-03-27 | 1992-03-27 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070995A JPH05276002A (ja) | 1992-03-27 | 1992-03-27 | アナログスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276002A true JPH05276002A (ja) | 1993-10-22 |
Family
ID=13447649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070995A Pending JPH05276002A (ja) | 1992-03-27 | 1992-03-27 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276002A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327436A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | アナログスイッチ |
| JPH1041798A (ja) * | 1996-07-24 | 1998-02-13 | Denso Corp | アナログスイッチ回路 |
-
1992
- 1992-03-27 JP JP4070995A patent/JPH05276002A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327436A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | アナログスイッチ |
| JPH1041798A (ja) * | 1996-07-24 | 1998-02-13 | Denso Corp | アナログスイッチ回路 |
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