JP2985319B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2985319B2 JP2985319B2 JP3028076A JP2807691A JP2985319B2 JP 2985319 B2 JP2985319 B2 JP 2985319B2 JP 3028076 A JP3028076 A JP 3028076A JP 2807691 A JP2807691 A JP 2807691A JP 2985319 B2 JP2985319 B2 JP 2985319B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とで構成されるプッシュプル出力回路に関する。
に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とで構成されるプッシュプル出力回路に関する。
【０００２】
【従来の技術】従来、この種の出力回路は図４に示され
ているように、Ｐ型出力トランジスタ１とＮ型出力トラ
ンジスタ２とが電源ＶDDと接地ＧＮＤとの間に直列接続
されており、Ｐ型出力トランジスタ１及びＮ型出力トラ
ンジスタ２のそれぞれのゲートをゲートドライブ回路
３，４でそれぞれ駆動している。そしてそのゲートドラ
イブ回路３，４の出力波形はハイレベル，ロウレベル切
り替わりのタイミングをずらすような所定の遅延時間が
設定されている。
ているように、Ｐ型出力トランジスタ１とＮ型出力トラ
ンジスタ２とが電源ＶDDと接地ＧＮＤとの間に直列接続
されており、Ｐ型出力トランジスタ１及びＮ型出力トラ
ンジスタ２のそれぞれのゲートをゲートドライブ回路
３，４でそれぞれ駆動している。そしてそのゲートドラ
イブ回路３，４の出力波形はハイレベル，ロウレベル切
り替わりのタイミングをずらすような所定の遅延時間が
設定されている。
【０００３】次に従来例の動作について説明する。一般
的にＣＭＯＳ構成の出力回路の場合、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのゲートには同一の信号を
入れている。大電流を流す出力回路でＣＭＯＳ回路と同
様のゲート信号を入れた場合、図５に示されているよう
にＰＭＯＳトランジスタ１のゲートＡ’とＮＭＯＳトラ
ンジスタ２のゲートＢ’は同タイミングで変化するの
で、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２
はオン／オフの切り替わりのタイミングでＰＭＯＳトラ
ンジスタ１とＮＭＯＳトランジスタ２とが共にオンにな
り、電源ＶDDから接地ＧＮＤに貫通電流が流れてしま
う。
的にＣＭＯＳ構成の出力回路の場合、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのゲートには同一の信号を
入れている。大電流を流す出力回路でＣＭＯＳ回路と同
様のゲート信号を入れた場合、図５に示されているよう
にＰＭＯＳトランジスタ１のゲートＡ’とＮＭＯＳトラ
ンジスタ２のゲートＢ’は同タイミングで変化するの
で、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２
はオン／オフの切り替わりのタイミングでＰＭＯＳトラ
ンジスタ１とＮＭＯＳトランジスタ２とが共にオンにな
り、電源ＶDDから接地ＧＮＤに貫通電流が流れてしま
う。
【０００４】この貫通電流を回避するために他の従来例
では図６のように、ＰＭＯＳトランジスタ１のゲート
Ａ’とＮＭＯＳトランジスタ２のゲートＢ’の変化のタ
イミングをずらしていた。
では図６のように、ＰＭＯＳトランジスタ１のゲート
Ａ’とＮＭＯＳトランジスタ２のゲートＢ’の変化のタ
イミングをずらしていた。
【０００５】
【発明が解決しようとする課題】上述した従来の出力回
路は貫通電流を防止するために、ＰＭＯＳトランジスタ
用ゲートドライブ回路とＮＭＯＳトランジスタ用ゲート
ドライブ回路が出力信号の変化のタイミングをずらして
いたので、遅延時間を設定する必要があり、この遅延時
間が高周波動作を制限するという欠点があった。
路は貫通電流を防止するために、ＰＭＯＳトランジスタ
用ゲートドライブ回路とＮＭＯＳトランジスタ用ゲート
ドライブ回路が出力信号の変化のタイミングをずらして
いたので、遅延時間を設定する必要があり、この遅延時
間が高周波動作を制限するという欠点があった。
【０００６】
【課題を解決するための手段】請求項１記載の発明の要
旨は、電源と接地との間に直列接続されたＰチャンネル
型出力トランジスタとＮチャンネル型出力トランジスタ
とで構成される出力インバータと、上記Ｐチャンネル型
出力トランジスタのゲートに接続された第１ゲートドラ
イブ回路と、上記Ｎチャンネル型出力トランジスタのゲ
ートに接続された第２ゲートドライブ回路とを備えた半
導体装置において、ソースを電源にゲートと第１ゲート
ドライブ回路にそれぞれ接続されＰチャンネル型出力ト
ランジスタと同一構造のＰチャンネル型トランジスタ
と、ソースを接地にゲートを第２ゲートドライブ回路に
それぞれ接続されＮチャンネル型出力トランジスタと同
一構造のＮチャンネル型トランジスタと、Ｐチャンネル
型トランジスタのドレインと接地との間に設けられＰチ
ャンネル型トランジスタのドレイン電圧に応答してＮチ
ャンネル型出力トランジスタのゲート・ソース間電圧を
しきい値以下にクランプする第１クランプ回路と電源と
Ｎチャンネル型トランジスタのドレインとの間に設けら
れＮチャンネル型トランジスタのドレイン電圧に応答し
てＰチャンネル型出力トランジスタのゲート・ソース間
電圧をしきい値以下にクランプする第２クランプ回路と
を備えたである。
旨は、電源と接地との間に直列接続されたＰチャンネル
型出力トランジスタとＮチャンネル型出力トランジスタ
とで構成される出力インバータと、上記Ｐチャンネル型
出力トランジスタのゲートに接続された第１ゲートドラ
イブ回路と、上記Ｎチャンネル型出力トランジスタのゲ
ートに接続された第２ゲートドライブ回路とを備えた半
導体装置において、ソースを電源にゲートと第１ゲート
ドライブ回路にそれぞれ接続されＰチャンネル型出力ト
ランジスタと同一構造のＰチャンネル型トランジスタ
と、ソースを接地にゲートを第２ゲートドライブ回路に
それぞれ接続されＮチャンネル型出力トランジスタと同
一構造のＮチャンネル型トランジスタと、Ｐチャンネル
型トランジスタのドレインと接地との間に設けられＰチ
ャンネル型トランジスタのドレイン電圧に応答してＮチ
ャンネル型出力トランジスタのゲート・ソース間電圧を
しきい値以下にクランプする第１クランプ回路と電源と
Ｎチャンネル型トランジスタのドレインとの間に設けら
れＮチャンネル型トランジスタのドレイン電圧に応答し
てＰチャンネル型出力トランジスタのゲート・ソース間
電圧をしきい値以下にクランプする第２クランプ回路と
を備えたである。
【０００７】請求項２記載の発明の要旨は、電源と接地
との間に直列接続されたＰチャンネル型出力トランジス
タとＮチャンネル型出力トランジスタとで構成される出
力インバータと、上記Ｐチャンネル型出力トランジスタ
のゲートに接続された第１ゲートドライブ回路と、上記
Ｎチャンネル型出力トランジスタのゲートに接続された
第２ゲートドライブ回路とを備えた半導体装置におい
て、ソースを電源にゲートと第１ゲートドライブ回路に
それぞれ接続されＰチャンネル型出力トランジスタと同
一構造のＰチャンネル型トランジスタと、ソースを接地
にゲートを第２ゲートドライブ回路にそれぞれ接続され
Ｎチャンネル型出力トランジスタと同一構造のＮチャン
ネル型トランジスタと、上記第１ゲートドライブ回路は
Ｎチャンネル型トランジスタのドレイン電圧に応答して
Ｐチャンネル型出力トランジスタのゲート・ソース間電
圧をしきい値以下にクランプし、上記第２ゲートドライ
ブ回路はＰチャンネル型トランジスタのドレイン電圧に
応答してＮチャンネル型出力トランジスタのゲート・ソ
ース間電圧をしきい値以下にクランプすることである。
との間に直列接続されたＰチャンネル型出力トランジス
タとＮチャンネル型出力トランジスタとで構成される出
力インバータと、上記Ｐチャンネル型出力トランジスタ
のゲートに接続された第１ゲートドライブ回路と、上記
Ｎチャンネル型出力トランジスタのゲートに接続された
第２ゲートドライブ回路とを備えた半導体装置におい
て、ソースを電源にゲートと第１ゲートドライブ回路に
それぞれ接続されＰチャンネル型出力トランジスタと同
一構造のＰチャンネル型トランジスタと、ソースを接地
にゲートを第２ゲートドライブ回路にそれぞれ接続され
Ｎチャンネル型出力トランジスタと同一構造のＮチャン
ネル型トランジスタと、上記第１ゲートドライブ回路は
Ｎチャンネル型トランジスタのドレイン電圧に応答して
Ｐチャンネル型出力トランジスタのゲート・ソース間電
圧をしきい値以下にクランプし、上記第２ゲートドライ
ブ回路はＰチャンネル型トランジスタのドレイン電圧に
応答してＮチャンネル型出力トランジスタのゲート・ソ
ース間電圧をしきい値以下にクランプすることである。
【０００８】
【発明の作用】Ｐチャンネル型トランジスタと第１クラ
ンプ回路（または、第２ゲートドライブ回路）は第１ゲ
ートドライブ回路の出力電圧がＰチャンネル型出力トラ
ンジスタがオフできるまでＰチャンネル型トランジスタ
のドレイン電圧が十分に低下するまでＮチャンネル型出
力トランジスタのソース・ゲート間電圧をしきい値以下
に保ち、オフ状態を保つ。
ンプ回路（または、第２ゲートドライブ回路）は第１ゲ
ートドライブ回路の出力電圧がＰチャンネル型出力トラ
ンジスタがオフできるまでＰチャンネル型トランジスタ
のドレイン電圧が十分に低下するまでＮチャンネル型出
力トランジスタのソース・ゲート間電圧をしきい値以下
に保ち、オフ状態を保つ。
【０００９】Ｎチャンネル型トランジスタと第２クラン
プ回路（または第１ゲートドライブ回路）は第２ゲート
ドライブ回路の出力がＮチャンネル型出力トランジスタ
をオフできるまで降下し、Ｎチャンネル型トランジスタ
のドレイン電圧が十分に上昇するまでＰチャンネル型出
力トランジスタのソース・ゲート間電圧をしきい値以下
に保ち、オフ状態を維持する。
プ回路（または第１ゲートドライブ回路）は第２ゲート
ドライブ回路の出力がＮチャンネル型出力トランジスタ
をオフできるまで降下し、Ｎチャンネル型トランジスタ
のドレイン電圧が十分に上昇するまでＰチャンネル型出
力トランジスタのソース・ゲート間電圧をしきい値以下
に保ち、オフ状態を維持する。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示す回路図であ
る。１はＰチャンネル型出力トランジスタ、２はＮチャ
ンネル型出力トランジスタ、３，４はゲートドライブ回
路、５は出力トランジスタ１と同一構造のトランジス
タ、７は出力トランジスタ２と同一構造のトランジス
タ、６と９はＮＭＯＳ側のクランプ回路１００を構成し
ており、８と１０はＰＭＯＳ側のクランプ回路１０１を
構成している。
説明する。図１は本発明の第１実施例を示す回路図であ
る。１はＰチャンネル型出力トランジスタ、２はＮチャ
ンネル型出力トランジスタ、３，４はゲートドライブ回
路、５は出力トランジスタ１と同一構造のトランジス
タ、７は出力トランジスタ２と同一構造のトランジス
タ、６と９はＮＭＯＳ側のクランプ回路１００を構成し
ており、８と１０はＰＭＯＳ側のクランプ回路１０１を
構成している。
【００１１】次に、動作を図２を参照して説明する。Ｔ
1のタイミングはＡ点及びＢ点共にロウレベルにあり、
Ｐチャンネル型出力トランジスタ１はオン、Ｎチャンネ
ル型出力トランジスタ２はオフになっている。この状態
からＰチャンネル型出力トランジスタ１をオフに、Ｎチ
ャンネル型出力トランジスタ２をオンに移行させようと
したとき、ゲートドライブ回路３，４は出力をハイレベ
ルに移行させる。ところが、Ａ点はゲートドライブ回路
３の出力通りハイレベルに向かうが、Ｂ点はトランジス
タ５，クランプ回路１００によりＡ点の電位が十分高く
なり、ＶDD−ＶTP（ＶTPはトランジスタ５のスレッショ
ルド電圧）以上になるまでは接地電位にショートされて
いる。つまりＡ点の電位ＶAがＶDD−ＶTP以下の間、す
なわち出力トランジスタ１がオンしている間はＮチャン
ネル型出力トランジスタ２のゲートであるＢ点の電位は
ロウレベルのままであり、Ｐチャンネル型出力トランジ
スタ１とＮチャンネル型出力トランジスタ２の同時的オ
ンは防止される。Ｔ2のタイミングで、Ｐチャンネル型
出力トランジスタ１はオフになり、Ｂ点の電位は上昇を
開始する。Ｔ3のタイミングではＰチャンネル型出力ト
ランジスタのオフ、Ｎチャンネル型出力トランジスタは
オンの状態になる。
1のタイミングはＡ点及びＢ点共にロウレベルにあり、
Ｐチャンネル型出力トランジスタ１はオン、Ｎチャンネ
ル型出力トランジスタ２はオフになっている。この状態
からＰチャンネル型出力トランジスタ１をオフに、Ｎチ
ャンネル型出力トランジスタ２をオンに移行させようと
したとき、ゲートドライブ回路３，４は出力をハイレベ
ルに移行させる。ところが、Ａ点はゲートドライブ回路
３の出力通りハイレベルに向かうが、Ｂ点はトランジス
タ５，クランプ回路１００によりＡ点の電位が十分高く
なり、ＶDD−ＶTP（ＶTPはトランジスタ５のスレッショ
ルド電圧）以上になるまでは接地電位にショートされて
いる。つまりＡ点の電位ＶAがＶDD−ＶTP以下の間、す
なわち出力トランジスタ１がオンしている間はＮチャン
ネル型出力トランジスタ２のゲートであるＢ点の電位は
ロウレベルのままであり、Ｐチャンネル型出力トランジ
スタ１とＮチャンネル型出力トランジスタ２の同時的オ
ンは防止される。Ｔ2のタイミングで、Ｐチャンネル型
出力トランジスタ１はオフになり、Ｂ点の電位は上昇を
開始する。Ｔ3のタイミングではＰチャンネル型出力ト
ランジスタのオフ、Ｎチャンネル型出力トランジスタは
オンの状態になる。
【００１２】タイミングＴ3からタイミングＴ4を経てタ
イミングＴ5に至る動作も同様であり、Ｎチャンネル型
出力トランジスタ２がオンしている間はトランジスタ７
およびクランプ回路１０１によりＰチャンネル型出力ト
ランジスタ１がオンできないようにＡ点の電位をＶDDに
ショートしている。そしてＮチャンネル型出力トランジ
スタ２がオフしてから、Ｐチャンネル型出力トランジス
タ１がオンに移行していく。
イミングＴ5に至る動作も同様であり、Ｎチャンネル型
出力トランジスタ２がオンしている間はトランジスタ７
およびクランプ回路１０１によりＰチャンネル型出力ト
ランジスタ１がオンできないようにＡ点の電位をＶDDに
ショートしている。そしてＮチャンネル型出力トランジ
スタ２がオフしてから、Ｐチャンネル型出力トランジス
タ１がオンに移行していく。
【００１３】図３は本発明の第２実施例を示す回路図で
ある。本実施例の場合も、出力トランジスタ１，２と同
一構造のトランジスタ５および６を備えており、そのド
レインはそれぞれ逆のゲートドライブ回路４，３にフィ
ードバックされ、第１実施例と同様の動作を行うようゲ
ートドライブ回路３，４がゲート駆動信号を発生する。
ある。本実施例の場合も、出力トランジスタ１，２と同
一構造のトランジスタ５および６を備えており、そのド
レインはそれぞれ逆のゲートドライブ回路４，３にフィ
ードバックされ、第１実施例と同様の動作を行うようゲ
ートドライブ回路３，４がゲート駆動信号を発生する。
【００１４】
【発明の効果】以上説明したように本発明の出力回路
は、Ｐチャンネル型出力トランジスタ１およびＮチャン
ネル型出力トランジスタ２のそれぞれのゲートとソース
を共通接続した同一構造のトランジスタ５および６を備
え、これらのトランジスタ５，６のドレイン電圧で逆の
Ｎチャンネル型出力トランジスタ２およびＰチャンネル
型出力トランジスタ１のゲート・ソース間電圧をオンし
ていた出力トランジスタがオフになるまで他方の出力ト
ランジスタのゲート・ソース間電圧をスレッショルド電
圧以下にクランプすることにより、遅延時間を設けなく
てもオン・オフ切換路の貫通電流を確実に防止でき、動
作速度を最大限に速くできるという効果を有する。
は、Ｐチャンネル型出力トランジスタ１およびＮチャン
ネル型出力トランジスタ２のそれぞれのゲートとソース
を共通接続した同一構造のトランジスタ５および６を備
え、これらのトランジスタ５，６のドレイン電圧で逆の
Ｎチャンネル型出力トランジスタ２およびＰチャンネル
型出力トランジスタ１のゲート・ソース間電圧をオンし
ていた出力トランジスタがオフになるまで他方の出力ト
ランジスタのゲート・ソース間電圧をスレッショルド電
圧以下にクランプすることにより、遅延時間を設けなく
てもオン・オフ切換路の貫通電流を確実に防止でき、動
作速度を最大限に速くできるという効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例の動作を説明するゲート電圧の波形
図である。
図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例において貫通電流が流れるときの動作を
示す波形図である。
示す波形図である。
【図６】他の従来回路の動作を示す波形図である。
１ Ｐチャンネル型出力トランジスタ ２ Ｎチャンネル型出力トランジスタ ３ ゲートドライブ回路 ４ ゲートドライブ回路 ５ Ｐチャンネル型トランジスタ ７ Ｎチャンネル型トランジスタ １００ クランプ回路 １０１ クランプ回路
Claims (2)
- 【請求項１】 電源と接地との間に直列接続されたＰチ
ャンネル型出力トランジスタとＮチャンネル型出力トラ
ンジスタとで構成される出力インバータと、上記Ｐチャ
ンネル型出力トランジスタのゲートに接続された第１ゲ
ートドライブ回路と、上記Ｎチャンネル型出力トランジ
スタのゲートに接続された第２ゲートドライブ回路とを
備えた半導体装置において、ソースを電源にゲートと第
１ゲートドライブ回路にそれぞれ接続されＰチャンネル
型出力トランジスタと同一構造のＰチャンネル型トラン
ジスタと、ソースを接地にゲートを第２ゲートドライブ
回路にそれぞれ接続されＮチャンネル型出力トランジス
タと同一構造のＮチャンネル型トランジスタと、Ｐチャ
ンネル型トランジスタのドレインと接地との間に設けら
れＰチャンネル型トランジスタのドレイン電圧に応答し
てＮチャンネル型出力トランジスタのゲート・ソース間
電圧をしきい値以下にクランプする第１クランプ回路と
電源とＮチャンネル型トランジスタのドレインとの間に
設けられＮチャンネル型トランジスタのドレイン電圧に
応答してＰチャンネル型出力トランジスタのゲート・ソ
ース間電圧をしきい値以下にクランプする第２クランプ
回路とを備えたことを特徴とする半導体装置。 - 【請求項２】 電源と接地との間に直列接続されたＰチ
ャンネル型出力トランジスタとＮチャンネル型出力トラ
ンジスタとで構成される出力インバータと、上記Ｐチャ
ンネル型出力トランジスタのゲートに接続された第１ゲ
ートドライブ回路と、上記Ｎチャンネル型出力トランジ
スタのゲートに接続された第２ゲートドライブ回路とを
備えた半導体装置において、ソースを電源にゲートと第
１ゲートドライブ回路にそれぞれ接続されＰチャンネル
型出力トランジスタと同一構造のＰチャンネル型トラン
ジスタと、ソースを接地にゲートを第２ゲートドライブ
回路にそれぞれ接続されＮチャンネル型出力トランジス
タと同一構造のＮチャンネル型トランジスタと、上記第
１ゲートドライブ回路はＮチャンネル型トランジスタの
ドレイン電圧に応答してＰチャンネル型出力トランジス
タのゲート・ソース間電圧をしきい値以下にクランプ
し、上記第２ゲートドライブ回路はＰチャンネル型トラ
ンジスタのドレイン電圧に応答してＮチャンネル型出力
トランジスタのゲート・ソース間電圧をしきい値以下に
クランプすることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028076A JP2985319B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028076A JP2985319B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253419A JPH04253419A (ja) | 1992-09-09 |
| JP2985319B2 true JP2985319B2 (ja) | 1999-11-29 |
Family
ID=12238681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028076A Expired - Fee Related JP2985319B2 (ja) | 1991-01-29 | 1991-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985319B2 (ja) |
-
1991
- 1991-01-29 JP JP3028076A patent/JP2985319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04253419A (ja) | 1992-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |