JPH05259893A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05259893A JPH05259893A JP3056867A JP5686791A JPH05259893A JP H05259893 A JPH05259893 A JP H05259893A JP 3056867 A JP3056867 A JP 3056867A JP 5686791 A JP5686791 A JP 5686791A JP H05259893 A JPH05259893 A JP H05259893A
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- mos
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Abstract
(57)【要約】
［目的］ ＣＭＯＳダイナミック半導体集積回路におい
て、インバータなしでも、リーク電流による誤動作及び
カスコード接続したときの誤動作を防止し、高集積化、
動作の高速化を計る。 ［構成］ 出力のラッチ用としてＭＯＳトランジスタ
２、３を各ゲート、ドレインをたすきがけに接続して設
けると共に、出力のプリチャージ用としてＭＯＳトラン
ジスタ４、５を設ける。クロック信号ＣＬＫが“Ｌｏ
ｗ”レベルのときにはＭＯＳトランジスタ１は“ＯＦ
Ｆ”、ＭＯＳトランジスタ４、５は“ＯＮ”となるの
で、出力Ｑ、−Ｑは“Ｈｉｇｈ”レベルにプリチャージ
される。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに変
化すると、ＭＯＳトランジスタ１は“ＯＮ”、ＭＯＳト
ランジスタ４、５は“ＯＦＦ”となる。この時、入力信
号ＩＮ、−ＩＮの状態により、ＭＯＳトランジスタ群の
一方は出力とＧＮＤ電位間を導通状態にし、出力電位を
“Ｌｏｗ”レベルにする。
て、インバータなしでも、リーク電流による誤動作及び
カスコード接続したときの誤動作を防止し、高集積化、
動作の高速化を計る。 ［構成］ 出力のラッチ用としてＭＯＳトランジスタ
２、３を各ゲート、ドレインをたすきがけに接続して設
けると共に、出力のプリチャージ用としてＭＯＳトラン
ジスタ４、５を設ける。クロック信号ＣＬＫが“Ｌｏ
ｗ”レベルのときにはＭＯＳトランジスタ１は“ＯＦ
Ｆ”、ＭＯＳトランジスタ４、５は“ＯＮ”となるの
で、出力Ｑ、−Ｑは“Ｈｉｇｈ”レベルにプリチャージ
される。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに変
化すると、ＭＯＳトランジスタ１は“ＯＮ”、ＭＯＳト
ランジスタ４、５は“ＯＦＦ”となる。この時、入力信
号ＩＮ、−ＩＮの状態により、ＭＯＳトランジスタ群の
一方は出力とＧＮＤ電位間を導通状態にし、出力電位を
“Ｌｏｗ”レベルにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ＣＭＯＳダイナミック半導体集積回路に関する。
特に、ＣＭＯＳダイナミック半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図３に示すよ
うに動作状態を制御するクロック信号が入力されるＮＭ
ＯＳトランジスタ９、２個のＰＭＯＳトランジスタ１０
ａ、１０ｂ、入力信号により論理を決定するＮＭＯＳト
ランジスタ群１１ａ、１１ｂ、２個のインバ−タ１２
ａ、１２ｂ、ダイナミックノードのリーク電流による誤
動作防止のための２個のＰＭＯＳトランジスタ１３ａ、
１３ｂを有している（カスコード・ボルテージ・スイッ
チ・ロジック：ア・ディファレンシャルＣＭＯＳロジッ
ク・ファミリ（Ｃａｓｃｏｄｅ Ｖｏｌｔａｇｅ Ｓｗ
ｉｔｈ Ｌｏｇｉｃ：Ａ Ｄｉｆｆｅｒｅｎｔｉａｌ
Ｌｏｇｉｃ Ｆａｍｉｌｙ，ＩＳＳＣＣ’８４，Ｐ１６
〜１７）。
うに動作状態を制御するクロック信号が入力されるＮＭ
ＯＳトランジスタ９、２個のＰＭＯＳトランジスタ１０
ａ、１０ｂ、入力信号により論理を決定するＮＭＯＳト
ランジスタ群１１ａ、１１ｂ、２個のインバ−タ１２
ａ、１２ｂ、ダイナミックノードのリーク電流による誤
動作防止のための２個のＰＭＯＳトランジスタ１３ａ、
１３ｂを有している（カスコード・ボルテージ・スイッ
チ・ロジック：ア・ディファレンシャルＣＭＯＳロジッ
ク・ファミリ（Ｃａｓｃｏｄｅ Ｖｏｌｔａｇｅ Ｓｗ
ｉｔｈ Ｌｏｇｉｃ：Ａ Ｄｉｆｆｅｒｅｎｔｉａｌ
Ｌｏｇｉｃ Ｆａｍｉｌｙ，ＩＳＳＣＣ’８４，Ｐ１６
〜１７）。
【０００３】クロック信号ＣＬＫが“Ｌｏｗ”レベルの
ときにはＮＭＯＳトランジスタ９は“ＯＦＦ”、ＰＭＯ
Ｓトランジスタ１０ａ、１０ｂは“ＯＮ”状態のため
に、ノードＮ１、Ｎ２は“Ｈｉｇｈ”レベルにプリチャ
ージされる。このとき出力Ｑ、出力Ｑの反転出力−Ｑは
インバ−タ１２ａ、１２ｂにより“Ｌｏｗ”レベルにな
る。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに変化す
ると、ＮＭＯＳトランジスタ９は“ＯＮ”、ＰＭＯＳト
ランジスタ１０ａ、１０ｂは“ＯＦＦ”になる。このと
き、入力信号の論理レベルにしたがい、ＮＭＯＳトラン
ジスタ群１１ａ、１１ｂにより、ノードＮ１、Ｎ２の一
方は“Ｌｏｗ”レベルとなる。
ときにはＮＭＯＳトランジスタ９は“ＯＦＦ”、ＰＭＯ
Ｓトランジスタ１０ａ、１０ｂは“ＯＮ”状態のため
に、ノードＮ１、Ｎ２は“Ｈｉｇｈ”レベルにプリチャ
ージされる。このとき出力Ｑ、出力Ｑの反転出力−Ｑは
インバ−タ１２ａ、１２ｂにより“Ｌｏｗ”レベルにな
る。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに変化す
ると、ＮＭＯＳトランジスタ９は“ＯＮ”、ＰＭＯＳト
ランジスタ１０ａ、１０ｂは“ＯＦＦ”になる。このと
き、入力信号の論理レベルにしたがい、ＮＭＯＳトラン
ジスタ群１１ａ、１１ｂにより、ノードＮ１、Ｎ２の一
方は“Ｌｏｗ”レベルとなる。
【０００４】ここでノードＮ１が“Ｈｉｇｈ”レベルを
保持し、ノードＮ２が“Ｌｏｗ”レベルに変化したとす
ると、インバ−タ１２ｂにより反転出力−Ｑは“Ｈｉｇ
ｈ”レベルに変化する。出力Ｑは“Ｌｏｗ”レベルのま
まである。ここでノードＮ１はＰＭＯＳトランジスタ１
３ａが“ＯＮ”のために、リーク電流などによる電位低
下を防止されている。
保持し、ノードＮ２が“Ｌｏｗ”レベルに変化したとす
ると、インバ−タ１２ｂにより反転出力−Ｑは“Ｈｉｇ
ｈ”レベルに変化する。出力Ｑは“Ｌｏｗ”レベルのま
まである。ここでノードＮ１はＰＭＯＳトランジスタ１
３ａが“ＯＮ”のために、リーク電流などによる電位低
下を防止されている。
【０００５】次に以上説明した半導体集積回路をカスコ
ード接続した場合を考える。クロック信号が“Ｌｏｗ”
レベルのときには上述したように、出力Ｑ、−Ｑは“Ｌ
ｏｗ”レベルになっている。従って、この出力を入力し
ている次段の各ＮＭＯＳトランジスタ群１１ａ、１１ｂ
は全て“ＯＦＦ”状態である。クロック信号が“Ｈｉｇ
ｈ”レベルに変化し、前段の論理動作が終了し、出力レ
ベルが決定するとＮＭＯＳトランジスタ群の１１ａ、１
１ｂの一方は“ＯＮ”に変化し、論理動作を開始する。
ード接続した場合を考える。クロック信号が“Ｌｏｗ”
レベルのときには上述したように、出力Ｑ、−Ｑは“Ｌ
ｏｗ”レベルになっている。従って、この出力を入力し
ている次段の各ＮＭＯＳトランジスタ群１１ａ、１１ｂ
は全て“ＯＦＦ”状態である。クロック信号が“Ｈｉｇ
ｈ”レベルに変化し、前段の論理動作が終了し、出力レ
ベルが決定するとＮＭＯＳトランジスタ群の１１ａ、１
１ｂの一方は“ＯＮ”に変化し、論理動作を開始する。
【０００６】ここでインバ−タ１２ａ、１２ｂがない場
合を考える。クロック信号が“Ｌｏｗ”レベルのときに
は次段の各ＮＭＯＳトランジスタ群１１ａ、１１ｂは
“ＯＮ”状態である。ここでクロック信号が“Ｈｉｇ
ｈ”レベルに変化すると、各段の出力Ｑ、−Ｑはそれぞ
れ“Ｌｏｗ”レベルへの変化を開始する。この後、前段
の出力レベルが決定し、ＮＭＯＳトランジスタ群１１
ａ、１１ｂの一方が“ＯＦＦ”状態になったとしても、
出力Ｑ、−Ｑは“Ｌｏｗ”レベルのままとなり、誤動作
することになる。
合を考える。クロック信号が“Ｌｏｗ”レベルのときに
は次段の各ＮＭＯＳトランジスタ群１１ａ、１１ｂは
“ＯＮ”状態である。ここでクロック信号が“Ｈｉｇ
ｈ”レベルに変化すると、各段の出力Ｑ、−Ｑはそれぞ
れ“Ｌｏｗ”レベルへの変化を開始する。この後、前段
の出力レベルが決定し、ＮＭＯＳトランジスタ群１１
ａ、１１ｂの一方が“ＯＦＦ”状態になったとしても、
出力Ｑ、−Ｑは“Ｌｏｗ”レベルのままとなり、誤動作
することになる。
【０００７】つまりインバ−タ１２ａ、１２ｂは誤動作
防止、リーク電流防止のために必要である。
防止、リーク電流防止のために必要である。
【０００８】
【発明が解決しようとする課題】従来の半導体集積回路
では、カスケード接続するときの誤動作防止、リーク電
流による誤動作防止のために、インバ−タを必要とす
る。従って、カスケード接続したときに動作速度が遅く
なること及びトランジスタ数が増加するという課題があ
った。
では、カスケード接続するときの誤動作防止、リーク電
流による誤動作防止のために、インバ−タを必要とす
る。従って、カスケード接続したときに動作速度が遅く
なること及びトランジスタ数が増加するという課題があ
った。
【０００９】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積回路は、ソ−ス電極がＧＮ
Ｄ電位に接続されゲ−ト電極が動作状態を制御するクロ
ック信号に接続される第１の導電形の第１のＭＯＳトラ
ンジスタと、ソ−ス電極がＶDD電位に接続されゲ−ト電
極が第１の出力電位を出力する第１の出力端子に接続さ
れドレイン電極が第１の出力電位と論理的に反対の第２
の出力電位を出力する第２の出力端子に接続される第２
の導電形の第２のＭＯＳトランジスタと、ソ−ス電極が
ＶDD電位に接続されゲ−ト電極が第２の出力端子に接続
されドレイン電極が第１の出力電位に接続される第２の
導電形の第３のＭＯＳトランジスタと、ソ−ス電極がＶ
DD電位に接続されゲ−ト電極がクロック信号に接続され
ドレイン電極が第２の出力端子に接続される第２の導電
形の第４のＭＯＳトランジスタと、ソ−ス電極がＶDD電
位に接続されゲート電極がクロック信号に接続されドレ
イン電極が第１の出力端子に接続される第２の導電形の
第５のＭＯＳトランジスタと、第１のＭＯＳトランジス
タのドレイン電極と第２の出力端子との間に配置されゲ
−ト電極が第１の入力信号群に接続される第１の導電形
の第６のＭＯＳトランジスタを少なくとも１個含み第６
のＭＯＳトランジスタのソ−ス電極またはドレイン電極
が直並列接続されている第１のＭＯＳトランジスタ群
と、第１のＭＯＳトランジスタのドレイン電極と第１の
出力端子との間に配置されゲ−ト電極が第１の入力信号
群と論理的に反対の第２の入力信号群に接続される第１
の導電形の第７のＭＯＳトランジスタを少なくとも１個
含み第７のＭＯＳトランジスタのソ−ス電極またはドレ
イン電極が直並列に接続されている第２のＭＯＳトラン
ジスタ群とを備えて構成される。
に、本発明に係る半導体集積回路は、ソ−ス電極がＧＮ
Ｄ電位に接続されゲ−ト電極が動作状態を制御するクロ
ック信号に接続される第１の導電形の第１のＭＯＳトラ
ンジスタと、ソ−ス電極がＶDD電位に接続されゲ−ト電
極が第１の出力電位を出力する第１の出力端子に接続さ
れドレイン電極が第１の出力電位と論理的に反対の第２
の出力電位を出力する第２の出力端子に接続される第２
の導電形の第２のＭＯＳトランジスタと、ソ−ス電極が
ＶDD電位に接続されゲ−ト電極が第２の出力端子に接続
されドレイン電極が第１の出力電位に接続される第２の
導電形の第３のＭＯＳトランジスタと、ソ−ス電極がＶ
DD電位に接続されゲ−ト電極がクロック信号に接続され
ドレイン電極が第２の出力端子に接続される第２の導電
形の第４のＭＯＳトランジスタと、ソ−ス電極がＶDD電
位に接続されゲート電極がクロック信号に接続されドレ
イン電極が第１の出力端子に接続される第２の導電形の
第５のＭＯＳトランジスタと、第１のＭＯＳトランジス
タのドレイン電極と第２の出力端子との間に配置されゲ
−ト電極が第１の入力信号群に接続される第１の導電形
の第６のＭＯＳトランジスタを少なくとも１個含み第６
のＭＯＳトランジスタのソ−ス電極またはドレイン電極
が直並列接続されている第１のＭＯＳトランジスタ群
と、第１のＭＯＳトランジスタのドレイン電極と第１の
出力端子との間に配置されゲ−ト電極が第１の入力信号
群と論理的に反対の第２の入力信号群に接続される第１
の導電形の第７のＭＯＳトランジスタを少なくとも１個
含み第７のＭＯＳトランジスタのソ−ス電極またはドレ
イン電極が直並列に接続されている第２のＭＯＳトラン
ジスタ群とを備えて構成される。
【００１１】
【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１２】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１３】図１を参照するに、１は第１のＭＯＳトラ
ンジスタ、２は第２のＭＯＳトランジスタ、３は第３の
ＭＯＳトランジスタ、４は第４のＭＯＳトランジスタ、
５は第５のＭＯＳトランジスタ、６は第６のＭＯＳトラ
ンジスタ、７は第７のＭＯＳトランジスタ、８ａ、８ｂ
はＭＯＳトランジスタ群をそれぞれ示す。第２、第３の
ＭＯＳトランジスタ２、３は出力のラッチ用のものであ
り、それぞれ各ゲ−トとドレインがたすきがけに接続さ
れている。第４、第５のＭＯＳトランジスタ４、５は出
力のプリチャージ用として使用される。
ンジスタ、２は第２のＭＯＳトランジスタ、３は第３の
ＭＯＳトランジスタ、４は第４のＭＯＳトランジスタ、
５は第５のＭＯＳトランジスタ、６は第６のＭＯＳトラ
ンジスタ、７は第７のＭＯＳトランジスタ、８ａ、８ｂ
はＭＯＳトランジスタ群をそれぞれ示す。第２、第３の
ＭＯＳトランジスタ２、３は出力のラッチ用のものであ
り、それぞれ各ゲ−トとドレインがたすきがけに接続さ
れている。第４、第５のＭＯＳトランジスタ４、５は出
力のプリチャージ用として使用される。
【００１４】クロック信号ＣＬＫが“Ｌｏｗ”レベルの
時には第１のＭＯＳトランジスタ１は“ＯＦＦ”、第
４、第５のＭＯＳトランジスタ４、５は“ＯＮ”となる
ので、出力Ｑ、−Ｑは“Ｈｉｇｈ”レベルにプリチャー
ジされる。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに
変化すると、第１のＭＯＳトランジスタは“ＯＮ”、第
４、第５のＭＯＳトランジスタ４、５は“ＯＦＦ”とな
る。この時、入力信号ＩＮ、−ＩＮの状態により、ＭＯ
Ｓトランジスタ群の一方は出力とＧＮＤ電位間を導通状
態にし、出力電位を“Ｌｏｗ”レベルにする。
時には第１のＭＯＳトランジスタ１は“ＯＦＦ”、第
４、第５のＭＯＳトランジスタ４、５は“ＯＮ”となる
ので、出力Ｑ、−Ｑは“Ｈｉｇｈ”レベルにプリチャー
ジされる。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに
変化すると、第１のＭＯＳトランジスタは“ＯＮ”、第
４、第５のＭＯＳトランジスタ４、５は“ＯＦＦ”とな
る。この時、入力信号ＩＮ、−ＩＮの状態により、ＭＯ
Ｓトランジスタ群の一方は出力とＧＮＤ電位間を導通状
態にし、出力電位を“Ｌｏｗ”レベルにする。
【００１５】この一連の動作を図２のタイミングチャー
トに示す。ここで、クロック信号が“Ｈｉｇｈ”レベル
になり、出力Ｑが“Ｌｏｗ”レベルに変化し、出力−Ｑ
が“Ｈｉｇｈ”レベルを保持する場合を考える。
トに示す。ここで、クロック信号が“Ｈｉｇｈ”レベル
になり、出力Ｑが“Ｌｏｗ”レベルに変化し、出力−Ｑ
が“Ｈｉｇｈ”レベルを保持する場合を考える。
【００１６】第２のＭＯＳトランジスタ２のゲ−ト電極
は出力Ｑで“Ｌｏｗ”レベルのために、“ＯＮ”とな
り、出力−Ｑを“Ｈｉｇｈ”レベルに保つ。このため
に、リーク電流による誤動作を防止することが出来る。
は出力Ｑで“Ｌｏｗ”レベルのために、“ＯＮ”とな
り、出力−Ｑを“Ｈｉｇｈ”レベルに保つ。このため
に、リーク電流による誤動作を防止することが出来る。
【００１７】図１に示された第１の実施例の変形とし
て、第４、第５のＭＯＳトランジスタ４、５をＰチャネ
ル型からＮチャネル型トランジスタに変更することがで
きる。
て、第４、第５のＭＯＳトランジスタ４、５をＰチャネ
ル型からＮチャネル型トランジスタに変更することがで
きる。
【００１８】次に本発明の半導体集積回路をカスケード
接続した場合を考える。クロック信号ＣＬＫが“Ｌｏ
ｗ”レベルのときには、入力信号は前段の出力Ｑ、−Ｑ
が“Ｈｉｇｈ”レベルのために、全て“Ｈｉｇｈ”レベ
ルで、ＭＯＳトランジスタ群８ａ、８ｂは“ＯＮ”状態
である。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに変
化すると、出力Ｑ、−Ｑはそれぞれ“Ｌｏｗ”レベルへ
の変化を開始する。ただし、クロック信号ＣＬＫ及び入
力信号が全て“Ｈｉｇｈ”レベルのときに、出力Ｑ、−
Ｑのレベルは、第１、第２、第３のＭＯＳトランジスタ
１、２、３及びＭＯＳトランジスタ群８ａ、８ｂの抵抗
比で決定されるレベルとなるので、“Ｈｉｇｈ”レベル
と“Ｌｏｗ”レベルとの中間のレベルまでしか低下しな
い。
接続した場合を考える。クロック信号ＣＬＫが“Ｌｏ
ｗ”レベルのときには、入力信号は前段の出力Ｑ、−Ｑ
が“Ｈｉｇｈ”レベルのために、全て“Ｈｉｇｈ”レベ
ルで、ＭＯＳトランジスタ群８ａ、８ｂは“ＯＮ”状態
である。クロック信号ＣＬＫが“Ｈｉｇｈ”レベルに変
化すると、出力Ｑ、−Ｑはそれぞれ“Ｌｏｗ”レベルへ
の変化を開始する。ただし、クロック信号ＣＬＫ及び入
力信号が全て“Ｈｉｇｈ”レベルのときに、出力Ｑ、−
Ｑのレベルは、第１、第２、第３のＭＯＳトランジスタ
１、２、３及びＭＯＳトランジスタ群８ａ、８ｂの抵抗
比で決定されるレベルとなるので、“Ｈｉｇｈ”レベル
と“Ｌｏｗ”レベルとの中間のレベルまでしか低下しな
い。
【００１９】また入力信号が決定されれば一方のＭＯＳ
トランジスタ群（例えば８ａ）が“ＯＦＦ”状態にな
り、第２のＭＯＳトランジスタ２により出力−Ｑは“Ｈ
ｉｇｈ”レベルとなる。このとき第３のＭＯＳトランジ
スタ３は“ＯＦＦ”となるので出力Ｑは完全に“Ｌｏ
ｗ”レベルとなる。
トランジスタ群（例えば８ａ）が“ＯＦＦ”状態にな
り、第２のＭＯＳトランジスタ２により出力−Ｑは“Ｈ
ｉｇｈ”レベルとなる。このとき第３のＭＯＳトランジ
スタ３は“ＯＦＦ”となるので出力Ｑは完全に“Ｌｏ
ｗ”レベルとなる。
【００２０】図３は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００２１】図３を参照するに、参照符号１〜８は図１
に示した第１の実施例の参照符号１〜８と同様のトラン
ジスタであり、１３ａ、１３ｂ、１４は第１のＭＯＳト
ランジスタ１と同じ導電形のＭＯＳトランジスタであ
る。クロック信号ＣＬＫが“Ｌｏｗ”レベルのとき、Ｍ
ＯＳトランジスタ１４、第１のＭＯＳトランジスタ１は
“ＯＦＦ”となり、出力Ｑ、−Ｑは“Ｈｉｇｈ”レベル
にプリチャージされる。クロック信号ＣＬＫが“Ｈｉｇ
ｈ”レベルに変化すると、ＭＯＳトランジスタ１、１４
は“ＯＮ”となり、第２のＭＯＳトランジスタ２とＭＯ
Ｓトランジスタ１３ａ、及び第３のＭＯＳトランジスタ
３とＭＯＳトランジスタ１３ｂはそれぞれ互いの出力を
入力とするインバ−タとなる。従って、出力Ｑ、−Ｑの
一方が“Ｌｏｗ”レベルに変化するのを高速に検出する
ことができ、出力Ｑ、−Ｑのレベルの確定が高速にな
る。
に示した第１の実施例の参照符号１〜８と同様のトラン
ジスタであり、１３ａ、１３ｂ、１４は第１のＭＯＳト
ランジスタ１と同じ導電形のＭＯＳトランジスタであ
る。クロック信号ＣＬＫが“Ｌｏｗ”レベルのとき、Ｍ
ＯＳトランジスタ１４、第１のＭＯＳトランジスタ１は
“ＯＦＦ”となり、出力Ｑ、−Ｑは“Ｈｉｇｈ”レベル
にプリチャージされる。クロック信号ＣＬＫが“Ｈｉｇ
ｈ”レベルに変化すると、ＭＯＳトランジスタ１、１４
は“ＯＮ”となり、第２のＭＯＳトランジスタ２とＭＯ
Ｓトランジスタ１３ａ、及び第３のＭＯＳトランジスタ
３とＭＯＳトランジスタ１３ｂはそれぞれ互いの出力を
入力とするインバ−タとなる。従って、出力Ｑ、−Ｑの
一方が“Ｌｏｗ”レベルに変化するのを高速に検出する
ことができ、出力Ｑ、−Ｑのレベルの確定が高速にな
る。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
インバ−タなしでも、リーク電流による誤動作、カスケ
ード接続したときの誤動作を防止することができ、高集
積、高速化できるという効果が得られる。
インバ−タなしでも、リーク電流による誤動作、カスケ
ード接続したときの誤動作を防止することができ、高集
積、高速化できるという効果が得られる。
【００２３】従来の半導体集積回路ではＮ段カスケード
接続された場合の遅延は１段の遅延をｔｐｄ１とすると
ｔｐｄ１×Ｎとなる。しかるに、本発明では、２段目以
降は上述したように、クロック信号が“Ｈｉｇｈ”レベ
ルになるとそれぞれ中間レベルへの動作を開始するため
に、１段目の遅延量をｔｐｄ２とすると、２段目以降の
遅延量はｔｐｄ３（＜ｔｐｄ２）となる。したがって、
Ｎ段の遅延量はｔｐｄ２＋ｔｐｄ３×（Ｎ−１）とな
る。本発明においてはｔｐｄ３＜ｔｐｄ２＜ｔｐｄ１の
ために、従来より非常に高速である。
接続された場合の遅延は１段の遅延をｔｐｄ１とすると
ｔｐｄ１×Ｎとなる。しかるに、本発明では、２段目以
降は上述したように、クロック信号が“Ｈｉｇｈ”レベ
ルになるとそれぞれ中間レベルへの動作を開始するため
に、１段目の遅延量をｔｐｄ２とすると、２段目以降の
遅延量はｔｐｄ３（＜ｔｐｄ２）となる。したがって、
Ｎ段の遅延量はｔｐｄ２＋ｔｐｄ３×（Ｎ−１）とな
る。本発明においてはｔｐｄ３＜ｔｐｄ２＜ｔｐｄ１の
ために、従来より非常に高速である。
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】図１に示された第１の実施例のタイミングチャ
ートである。
ートである。
【図３】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図４】従来におけるこの種の半導体集積回路の回路図
である。
である。
１…第１の導電形のＭＯＳトランジスタ ２…第２の導電形のＭＯＳトランジスタ ３…第２の導電形のＭＯＳトランジスタ ４…第２の導電形のＭＯＳトランジスタ ５…第２の導電形のＭＯＳトランジスタ ６…第１の導電形のＭＯＳトランジスタ ７…第１の導電形のＭＯＳトランジスタ ８ａ…第１の導電形のＭＯＳトランジスタ群 ８ｂ…第１の導電形のＭＯＳトランジスタ群 ９…ＮＭＯＳトランジスタ １０ａ…ＰＭＯＳトランジスタ １０ｂ…ＰＭＯＳトランジスタ １１ａ…ＮＭＯＳトランジスタ群 １１ｂ…ＮＭＯＳトランジスタ群 １２ａ…インバ−タ １２ｂ…インバ−タ １３ａ…ＭＯＳトランジスタ １３ｂ…ＭＯＳトランジスタ １４…ＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図１】
【図３】
【図４】
Claims (2)
- 【請求項１】 ソ−ス電極が第１の基準電位に接続され
ゲ−ト電極が動作状態を制御するクロック信号に接続さ
れる第１の導電形の第１のＭＯＳトランジスタと、ソ−
ス電極が第２の基準電位に接続されゲ−ト電極が第１の
出力電位を出力する第１の出力端子に接続されドレイン
電極が前記第１の出力電位と論理的に反対の第２の出力
電位を出力する第２の出力端子に接続される第２の導電
形の第２のＭＯＳトランジスタと、ソ−ス電極が前記第
２の基準電位に接続されゲ−ト電極が前記第２の出力端
子に接続されドレイン電極が前記第１の出力電位に接続
される第２の導電形の第３のＭＯＳトランジスタと、ソ
−ス電極が前記第２の基準電位に接続されゲ−ト電極が
前記クロック信号に接続されドレイン電極が前記第２の
出力端子に接続される第２の導電形の第４のＭＯＳトラ
ンジスタと、ソ−ス電極が前記第２の基準電位に接続さ
れゲート電極が前記クロック信号に接続されドレイン電
極が前記第１の出力端子に接続される第２の導電形の第
５のＭＯＳトランジスタと、前記第１のＭＯＳトランジ
スタのドレイン電極と前記第２の出力端子との間に配置
されゲ−ト電極が第１の入力信号群に接続される第１の
導電形の第６のＭＯＳトランジスタを少なくとも１個含
み前記第６のＭＯＳトランジスタのソ−ス電極またはド
レイン電極が直並列接続されている第１のＭＯＳトラン
ジスタ群と、前記第１のＭＯＳトランジスタのドレイン
電極と前記第１の出力端子との間に配置されゲ−ト電極
が前記第１の入力信号群と論理的に反対の第２の入力信
号群に接続される第１の導電形の第７のＭＯＳトランジ
スタを少なくとも１個含み前記第７のＭＯＳトランジス
タのソ−ス電極またはドレイン電極が直並列に接続され
ている第２のＭＯＳトランジスタ群とを備えることを特
徴とする半導体集積回路。 - 【請求項２】 前記第４、第５のＭＯＳトランジスタ
を、第２の導電形のＭＯＳトランジスタの代わりに第１
の導電形のＭＯＳトランジスタにしたことを更に特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056867A JPH05259893A (ja) | 1991-03-20 | 1991-03-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056867A JPH05259893A (ja) | 1991-03-20 | 1991-03-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259893A true JPH05259893A (ja) | 1993-10-08 |
Family
ID=13039378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056867A Pending JPH05259893A (ja) | 1991-03-20 | 1991-03-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259893A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7325025B2 (en) | 2001-12-18 | 2008-01-29 | Intel Corporation | Look-ahead carry adder circuit |
| US7392277B2 (en) | 2001-06-29 | 2008-06-24 | Intel Corporation | Cascaded domino four-to-two reducer circuit and method |
| US7428568B2 (en) | 2001-09-21 | 2008-09-23 | Intel Corporation | Symmetric cascaded domino carry generate circuit |
| JP2015173465A (ja) * | 2010-07-01 | 2015-10-01 | クアルコム，インコーポレイテッド | マルチ電圧レベルのマルチダイナミック回路構造デバイス |
-
1991
- 1991-03-20 JP JP3056867A patent/JPH05259893A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7392277B2 (en) | 2001-06-29 | 2008-06-24 | Intel Corporation | Cascaded domino four-to-two reducer circuit and method |
| US7428568B2 (en) | 2001-09-21 | 2008-09-23 | Intel Corporation | Symmetric cascaded domino carry generate circuit |
| US7325025B2 (en) | 2001-12-18 | 2008-01-29 | Intel Corporation | Look-ahead carry adder circuit |
| JP2015173465A (ja) * | 2010-07-01 | 2015-10-01 | クアルコム，インコーポレイテッド | マルチ電圧レベルのマルチダイナミック回路構造デバイス |
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