JP3272382B2 - セットアップ時間の短い低電力ｃｍｏｓバスレシーバ - Google Patents

セットアップ時間の短い低電力ｃｍｏｓバスレシーバ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、セットアップ時間の短
い低電力ＣＭＯＳバスレシーバに関しており、さらに詳
細には、ＣＭＯＳインバータの相補型ＰＦＥＴを、より
高速な立上り時間を有するＮＦＥＴおよびより小さなＣ
ＭＯＳインバータに置き換えることにより、より低電力
およびより少ないチップ面積で高速ラッチを可能とする
ＣＭＯＳインバータから成るラッチング（latching）Ｃ
ＭＯＳバスレシーバに関している。
【０００２】
【従来の技術及びその課題】金属酸化膜半導体（ＭＯ
Ｓ）回路は、様々な用途で使用されている。単純なアプ
リケーションでは、インバータ回路におけるＭＯＳトラ
ンジスタの使用がある。代表的なＭＯＳインバータ回路
は、電源の両端に接続された１つ以上のＦＥＴを含み、
このＦＥＴのうちの１つのＦＥＴのゲートに入力があ
る。このインバータ回路には、一般に、ハイ状態出力
（High output）に対して「プルアップ」機能をもたら
すための１つの抵抗器または幾らかの他の受動素子があ
る。しかし、「プルアップ」抵抗は、出力の論理状態と
は無関係に、常に電源から電力を取り出すので、このよ
うな回路は低電力用途には適していない。したがって、
低電力用途用として、相補型金属酸化膜半導体（ＣＭＯ
Ｓ）回路が開発された。
【０００３】ＣＭＯＳインバータは、一般に、エンハン
スメントモードにおいて絶縁ゲートＦＥＴを用いてお
り、Ｐ−チャンネルおよびＮ−チャンネルＦＥＴ（ＰＦ
ＥＴおよびＮＦＥＴ）を電源と直列に接続して、共用ゲ
ート入力を備えている。ＮＦＥＴでは、しきい値よりも
大きな正のゲート−ソース電圧がチャンネル電流を増加
させる。ゲートをソース電位にすると、チャンネルは遮
断される。他方、ＰＦＥＴでは、ソースに対して負のゲ
ートがチャンネル電流を増加させ、ソース電位のゲート
によりチャンネルが遮断される。したがって、ＣＭＯＳ
インバータへの入力にアース電位の論理０信号が与えら
れると、ＮＦＥＴが遮断され、ＰＦＥＴは、そのゲート
を電源電圧のソースに対して負にすると、オンになる。
したがって、ＰＦＥＴは低抵抗の経路を与え、ＮＦＥＴ
は開回路を与える。したがって、出力電圧は、論理１で
あり、一般に電源電圧と等しい。しかし、入力電圧が論
理１であるか電源電圧と等しいときには、ＮＦＥＴは導
通して低抵抗になり、ＰＦＥＴは遮断される。出力電圧
は実質的に０すなわち論理０である。したがって、結果
的に回路はインバータとして動作する。
【０００４】このようなインバータのＰＦＥＴおよびＮ
ＦＥＴは、０から１の論理値への遷移時間が、１から０
の論理値への遷移時間とほぼ等しいという点で、相補的
である。このような回路は、スイッチング時間中を除い
て回路に電力を印加する必要がないので、様々な用途、
特に低電力用途において使用される。これは、スイッチ
ングをしないときに「プルアップ」ＰＦＥＴをオフにす
ることができ、それにより電力消費を制限することがで
きるからである。このようなＣＭＯＳインバータは、デ
ータバスレシーバでの利用が知られている。
【０００５】図１に、集積回路チップの入力ＩＮからＴ
ＴＬレベルの信号を受信して、入力クロックＣＫを除去
することによりこの信号をラッチし、クロックＣＫをア
サートしながら、集積回路の内部経路にアクセスするた
めに、ラッチした信号をバス上に駆動するための、ＣＭ
ＯＳインバータ回路から成る先行技術のＣＭＯＳデータ
バスレシーバを示す。図１に示すように、このバスレシ
ーバは、ＮＦＥＴ102及びＰＦＥＴ108とインバータ110
の組合せからそれぞれ受信される差動クロック信号ＣＫ
およびＮＣＫに応答する相補型ＮＦＥＴ104およびＰＦ
ＥＴ106から成る。当業者にはよく知られているよう
に、約2.0Ｖよりも大きな電圧を有するＴＴＬレベルの
信号は「ハイ」状態すなわち「１」の論理レベルとして
定義され、約0.8Ｖよりも小さな電圧を有するＴＴＬレ
ベル信号は「ロー」すなわち「０」の論理レベルとして
定義される。一般に、この「ロー」レベルは、ＮＦＥＴ
102および104のターンオン電圧よりも上にあり、同様
に、「ハイ」レベルはＰＦＥＴ106および108をオンにす
るのに充分な大きさである。したがって、図１の回路で
は、代表的な最悪の場合の入力電圧条件下において、Ｆ
ＥＴ102-108から成る入力段で電力が消費される。相補
型ＮＦＥＴ104およびＰＦＥＴ106により形成されるＣＭ
ＯＳインバータの出力は、インバータ112および114から
成るフィードバック回路（ここでは、フィードバックラ
ッチング回路とも記載）を用いてラッチされ、次に、ラ
ッチされた出力が、ＣＭＯＳバスレシーバによるバスア
クセスの衝突を解決するバス制御信号ＤＲＶＣＫにした
がって、ドライバである駆動ＣＭＯＳインバータ（ここ
では、ＣＭＯＳインバータ、またはインバータとも記
載）116により出力バスに選択的に加えられる。
【０００６】図１のＣＭＯＳバスレシーバの応答特性
は、ＮＦＥＴ104およびＰＦＥＴ106の特性により決ま
る。当業者に知られているように、ＰＦＥＴは、同じサ
イズのＮＦＥＴよりも駆動能力が低い。その結果、ＰＦ
ＥＴ106によるプルアップの継続時間が、ＮＦＥＴ104に
よるプルダウンの継続時間と一致するように、ＰＦＥＴ
106は、一般にＮＦＥＴ104の約２倍のサイズを有する。
言い換えれば、ＣＭＯＳインバータ回路では、ＰＦＥＴ
は一般に充電および放電のために同様なサイズのＮＦＥ
Ｔよりも多くの時間を要するので、ＰＦＥＴは一般にそ
の相補型ＮＦＥＴよりもかなり大きい。したがって、Ｃ
ＭＯＳインバータ回路で相補的な立上り時間および減衰
時間をもたらすためには、ＰＦＥＴは相補型ＮＦＥＴよ
りも約２倍の大きさでなければならない。したがって、
結果的に生成されるインバータは、消費電力量に対して
比較的大きなチップ面積を占める。さらに、図１に示す
タイプのラッチングバスレシーバの速度は、一般に、Ｐ
ＦＥＴ106のプルアップ速度およびラッチング回路のセ
ットアップ時間により制限される。
【０００７】したがって、バスレシーバのＶＬＳＩ実装
において単位チップ面積あたりの電力消費を減少させな
がら、ＰＦＥＴのプルアップ時間およびラッチング回路
のセットアップ時間を最小にするバスレシーバを開発す
ることが望ましい。本発明のラッチングＣＭＯＳバスレ
シーバ（ここでは、ＣＭＯＳバスレシーバとも記載）お
よびインバータ回路は、これらのニーズを満たすように
設計されている。
【０００８】
【課題を解決するための手段】本発明は、入力信号を出
力バスに与える前にラッチング入力に対してわずかのセ
ットアップ時間だけを要し、かつそのインバータ回路の
ＰＦＥＴのプルアップ時間を最小にするＣＭＯＳバスレ
シーバを提供することにより、先行技術の上述した問題
を解決している。特に、本発明は、ＣＭＯＳインバータ
の相補型ＰＦＥＴを、このＰＦＥＴに相補的なＮＦＥＴ
とほぼ同じサイズを有するＮＦＥＴ、及びこのＰＦＥＴ
と置き換えるＮＦＥＴへの入力に配置された比較的小さ
なＣＭＯＳインバータとで置き換えることができるとい
う発明者の認識に基づいている。次に、このＰＦＥＴを
置き換えるＮＦＥＴへの入力における小さなＣＭＯＳイ
ンバータに対するＦＥＴサイズを適切に選択することに
より、このＰＦＥＴを置き換えるＮＦＥＴは、低入力電
圧に対してわずかな電流を維持しながら、高入力電圧の
大部分の条件下でオフにすることができ、回路パラメー
タを処理することができる。また、相補型ＰＦＥＴをこ
のようにＮＦＥＴおよび小さなＣＭＯＳインバータで置
き換えることにより、バスレシーバへの電力を低減させ
ることができ、この相補型ＰＦＥＴの応答時間よりも速
いＮＦＥＴの応答時間により、ラッチング速度を速くす
ることができると共に、回路の全チップ面積を減らすこ
とができる。
【０００９】したがって、本発明は、高速スイッチング
およびラッチングを提供するラッチングＣＭＯＳバスレ
シーバに関している。本発明に従うこのような回路は、
クロック信号の予め定められたクロック状態中に入力信
号の論理状態を反転させるためにクロック信号に応答す
るＣＭＯＳインバータを含むことが望ましい。本発明の
ＣＭＯＳインバータは、第１のＮＦＥＴトランジスタお
よび入力ゲートに小さなＣＭＯＳインバータを有する第
２のＮＦＥＴトランジスタの直列接続からなる。これら
の素子は、小さなＣＭＯＳインバータの入力および第１
のＮＦＥＴトランジスタのゲートにおいて入力信号が受
信されるように配置される。次にフィードバック手段が
ＣＭＯＳインバータによる入力信号の反転出力をラッチ
し、フィードバック手段のラッチ出力に応答する手段
が、ラッチ信号を出力バス上に駆動する。
【００１０】本発明の望ましい実施態様によれば、駆動
手段は、バスアクセス信号に応答する並列ＣＭＯＳイン
バータと一つのＮＦＥＴとを備え、このＮＦＥＴのゲー
トは、並列ＣＭＯＳインバーターの１つの出力に接続さ
れ、ソースは、電圧源に接続され、ドレインは、他の並
列ＣＭＯＳインバータの出力および駆動手段の出力に接
続された構成であることが望ましい。この構成を用いる
と、回路のローからハイ状態への遷移時間をかなり短く
することができる。また、フィードバックラッチング手
段は、反転入力信号をラッチングするためのセットアッ
プ時間を最小にするためにクロック信号だけでなく、小
さなＣＭＯＳインバータの出力にも応答することが望ま
しい。本発明のスイッチング特性は、第１および第２の
ＮＦＥＴトランジスタの幅／長さの比率がほぼ等しいと
きに、最良に実現される。本発明は、出力バスに少なく
とも約３ｐＦの容量性負荷があるときにも、スイッチン
グが改善される。
【００１１】本発明は、電源の両端に接続された、短い
セットアップ時間を有するＣＭＯＳインバータもまた含
む。本発明に従うこのようなＣＭＯＳインバータは、電
源の両端に直列接続されたＰＦＥＴおよびＮＦＥＴを備
えており、これらは共通ゲート入力を有し、このＰＦＥ
ＴのドレインとＮＦＥＴのソースとの間の接続点に共通
出力を有する。ＣＭＯＳインバータは、電源に接続され
たソースと共通出力に接続されたドレインとを有する追
加のＮＦＥＴと、共通ゲート入力とこの追加のＮＦＥＴ
のゲートとの間に接続された追加のＣＭＯＳインバータ
とを含むことに特徴がある。この追加のＣＭＯＳインバ
ータは、小さいＰＦＥＴおよび小さいＮＦＥＴから構成
され、それによりＰＦＥＴ、追加のＮＦＥＴ、小さいＰ
ＦＥＴおよび小さいＮＦＥＴの幅／長さの比率の和が、
ＣＭＯＳインバータのＮＦＥＴに相補的なＰＦＥＴの幅
／長さの比率よりも小さく、しかもＣＭＯＳインバータ
に実質的に等しい立上り時間および減衰時間をもたらす
ことが望ましい。本発明の望ましい実施態様は、共通出
力が少なくとも約３ｐＦの静電容量を有する負荷を駆動
するときに、最良に利用される。また、ほぼ等しい幅／
長さの比率を有するようにＮＦＥＴおよび追加ＮＦＥＴ
を設計することにより、チップ面積を節約することがで
きる。
【００１２】本発明の上記した及び他の目的及び利点
は、添付の図面と共に、本発明の現在のところ望ましい
代表的な実施態様についての以下の詳細な説明から、よ
り明らかになると共に、より容易に理解することができ
るであろう。
【００１３】
【実施例】本発明の望ましい実施態様について、図２〜
図６（図では同様な番号は同様な素子を指している）を
参照してこれから記述する。これらの図に関して本明細
書に示す説明は例示の目的のためだけのものであり、い
かなる点においても本発明の範囲を限定することを意図
するものではないことが当業者には理解されるであろ
う。本発明の範囲に関するすべての疑問は、添付の特許
請求の範囲を参照することにより解決することができ
る。
【００１４】図２に本発明の第一の実施態様を示すが、
ここでは図１の先行技術の回路のＰＦＥＴ106が、比較
的小さなＣＭＯＳインバータ202およびＮＦＥＴ204で置
き換えられている。このようにＰＦＥＴ106をインバー
タ202およびＮＦＥＴ204で置き換えることにより、スイ
ッチング速度を速くする一方で、ＮＬＡＴＣＨを生成す
るときの電力消費およびセットアップ時間が減少され
る。このように改善される理由については、以下の説明
から明らかになる。
【００１５】図２の実施態様は、出力ドライバが、さら
に、バス制御信号ＤＲＶＣＫに応答する小さな駆動ＣＭ
ＯＳインバータ（以下では、ＣＭＯＳインバータ、また
はインバータと記載）206と、そのゲートにおいてイン
バータ206の出力に応答し、電源とバスへの出力との間
に接続されているＮＦＥＴ208とから構成される点にお
いても、図１の先行技術の回路とさらに異なる。インバ
ータ206およびＮＦＥＴ208は、一般に、出力におけるロ
ーからハイ状態へのプルアップ時間を改善し、ノードＮ
ＬＡＴＣＨにおける負荷を減少させる。これは、ＰＦＥ
Ｔはノードを電源電圧ＶDDまで駆動することができる
が、駆動信号の反転により駆動されるＮＦＥＴに比べ
て、続くゲートのスイッチングレベルを介してゆっくり
とそれを行うからである。したがって、インバータ206
およびＮＦＥＴ208を追加することにより、出力のロー
からハイ状態へのスイッチング速度を速くしながら、ノ
ードＮＬＡＴＣＨ上の負荷を減少させることができる。
これは、ＮＦＥＴ104および204および小さなインバータ
202から成るインバータがスイッチング速度を改善する
ときの原理と同じである。このような回路では、バスに
接続された回路が、図２のバスレシーバにより迅速に与
えられる変化した論理レベルに応答しているときに、イ
ンバータ116およびインバータ112のＰＦＥＴは、その出
力を電源電圧ＶDDまで完全に高めることができる。
【００１６】ＣＭＯＳインバータの相補型ＰＦＥＴを、
202または206などの小さなＣＭＯＳインバータおよび20
4または208などのＮＦＥＴと置き換えることにより、Ｃ
ＭＯＳ回路の相補特性を失うことなく、ラッチングのセ
ットアップ時間を減らすことができることを発明者は発
見した。言い換えると、ＣＭＯＳインバータ回路では、
一致した立上りおよび立下り時間をもたらすために、Ｐ
ＦＥＴは、一般にその対応するＮＦＥＴよりもかなり大
きくなければならないので、出力電圧を電源電圧レベル
にまで高めるように出力におけるプルアップＰＦＥＴを
保持しながら、スイッチングのためにＰＦＥＴをＮＦＥ
Ｔと置き換えることにより、本発明にしたがってスイッ
チング速度を改善する。これは、かなり小さなＣＭＯＳ
インバータ202および206を使用し、ＮＦＥＴ204をＮＦ
ＥＴ104とほぼ等しいサイズにし、ＮＦＥＴ208をＣＭＯ
Ｓインバータ116のＮＦＥＴとほぼ同じサイズにするこ
とにより、本発明にしたがって達成される。この比較的
小さなＣＭＯＳインバータ回路のサイズは、回路要求条
件によって決まり、当業者の裁量に任される。幅／長さ
の比率の形式のサンプル寸法は、図５の説明において以
下で説明する。
【００１７】このように、図２の実施態様にしたがい、
先行技術のＣＭＯＳインバータの比較的低速充電のＰＦ
ＥＴ106を、この置き換えられるＰＦＥＴのプルアップ
機能を提供するために、比較的高速充電のＮＦＥＴ204
およびＮＦＥＴ204のゲートに接続された比較的小さな
インバータ回路202で置き換える。このような回路は、
出力バスドライバの両端に設けられると、バスへの出力
におけるローからハイ状態への遷移速度も改善する。本
発明のインバータは、バス上の大きな容量性負荷に対し
て最良に動作し、その負荷は、少なくとも約３ｐＦのオ
ーダーであることが望ましい。したがって、本発明は、
バス上に比較的大きな容量性負荷があるときに用いるこ
とが望ましく、同じ速度に対する電力消費を最小にする
ように、逆に言えば、所定の電力に対して速度を最大に
するように機能する。
【００１８】図３に、図２の実施態様のフィードバック
ラッチング回路が、インバータ回路302、ＮＯＲゲート3
04およびＡＮＤゲート306で置き換えられた、本発明の
別の実施態様を示す。ＡＮＤゲート306およびＮＯＲゲ
ート304を追加して、ＮＬＡＴＣＨの代りにインバータ2
02の出力ＮＩＮを用いてセットアップを開始することに
より、バスレシーバの出力のハイからローへのセットア
ップ時間を改善する。ＮＩＮがそのしきい値に達してか
らＮＬＡＴＣＨがスタートするので、ＮＩＮは、ＮＬＡ
ＴＣＨの代りに、フィードバックのセット／リセットと
して機能する（図６(e)）。ＮＬＡＴＣＨは、ローから
ハイ状態への遷移においてＮＩＮに追従し、従って、図
１に示すタイプの基本ＣＭＯＳバスレシーバにおけるよ
りも、さらにゆっくりとＬＡＴＣＨに影響を及ぼすの
で、セットアップはより速く完了する。その結果、図２
の実施態様のインバータゲート112および114を、インバ
ータゲート302、ＮＯＲゲート304、およびＮＩＮに応答
するＡＮＤゲート306の組合せで置き換えることによ
り、セットアップをラッチングクロックＣＫに関してよ
り速く完了することができ、したがって、ラッチングを
より速く完了することができる。
【００１９】図４に、図３のフィードバック回路の詳細
図を示す。図示のように、インバータ302、ＮＯＲゲー
ト304およびＡＮＤゲート306は、ＰＦＥＴ402およびＮ
ＦＥＴ404、およびＮＩＮおよびクロック信号ＣＫにそ
れぞれ応答するＮＦＥＴ406および408の直列接続から成
る相補型ＣＭＯＳインバータとして実施することができ
る。たったいま述べたように、ラッチングをＮＩＮに応
答させることにより、ラッチングクロックＣＫに関する
高速セットアップを、チップ面積を同様に利用して、大
きな負荷をもつバスに対して達成することができる。
【００２０】図５に、図３の実施態様の詳細回路図を示
すが、素子はその対応するＰＦＥＴおよびＮＦＥＴで置
き換えてある。図示のように、インバータ202はＰＦＥ
Ｔ501およびＮＦＥＴ502から構成され、駆動回路は、Ｐ
ＦＥＴ503、ＮＦＥＴ504、ＮＦＥＴ506、ＰＦＥＴ508、
ＮＦＥＴ510、ＮＦＥＴ512、ＰＦＥＴ514、およびバス
アクセス信号ＤＲＶＣＫに応答する駆動インバータ516
から構成される。本発明の望ましい実施態様では、図５
の回路素子には次の幅／長さの比率がある。すなわち、
ＮＦＥＴ102＝６１、ＮＦＥＴ104＝６１、ＰＦＥＴ501
＝１２、ＮＦＥＴ502＝２０、ＮＦＥＴ204＝５８、ＰＦ
ＥＴ108＝５０、インバータ302のＮＦＥＴ＝２．４、イ
ンバータ302のＰＦＥＴ＝６．２、ＮＦＥＴ406＝ＮＦＥ
Ｔ408＝４、ＰＦＥＴ402＝５．２、ＮＦＥＴ404＝１．
６、ＮＦＥＴ510＝３．５、ＰＦＥＴ508＝１３．６、Ｐ
ＦＥＴ503＝２７、ＰＦＥＴ514＝１５０、ＮＦＥＴ504
＝ＮＦＥＴ512＝９７、およびＮＦＥＴ506＝１５０であ
る。本発明にしたがうこのような回路には、ＣＫの立下
り前の約０．８ｎｓのセットアップ時間、およびＣＫの
立下り後の約０．５ｎｓのホールド時間がある。したが
って、このような回路には、約３ｐＦの静電容量を有す
る出力バス上の負荷に対して約２．０５ｎｓの全遅延時
間がある。また、相補型ＰＦＥＴの代りとなるＮＦＥＴ
および小さなインバータはより少ないチップ面積しか要
しないように作ることができるので、結果としての回路
は、同等の応答特性を有する先行技術ＣＭＯＳインバー
タよりも少ないチップ面積を占める。
【００２１】図６の(a)-(i)に、本発明の動作を説明す
るためのタイミング図を示す。図６の(a)はクロック信
号ＣＫを示し、図６の(b)は、例えば３．５ｎｓのスイ
ッチング速度を有する入力信号ＩＮを表す。図１の先行
技術の実施態様では、このような入力信号がスイッチン
グ電圧ＶSWITCHを通過して下がりまたは上がるときに、
信号ＮＬＡＴＣＨは、図６の(c)に示すように、上がり
始めまたは下がり始める。次に、ＮＬＡＴＣＨがスイッ
チング電圧ＶSWITCHに達すると、図６の(f)および(h)に
示すように、出力ＯＵＴおよびＬＡＴＣＨが上がり始め
または下がり始める。このようなスイッチングシステム
は、前述の理由により比較的低速であり、ラッチング信
号ＬＡＴＣＨとクロック信号ＣＫとの間に潜在的な競合
上の問題をかかえており、受信した値を破壊するおそれ
がある。
【００２２】それとは対照的に、本発明に従うラッチン
グは、ＮＬＡＴＣＨがスタートする前にＶSWITCHに達す
るインバータ202の出力信号ＮＩＮに応答する。言い換
えると、図６の(d)および(e)に示すように、本発明にし
たがうＮＬＡＴＣＨは、ＮＩＮがＶSWITCHに達するま
で、上がりまたは下がることを始めない。しかし、ＮＬ
ＡＴＣＨは、高速スイッチングＮＦＥＴを使用すること
が所与であれば、先行技術の場合よりも速くそのしきい
電圧ＶSWITCHに達する（図６の(c)および(e)）。したが
って、図６の(g)に示すように、出力ＯＵＴは、例え
ば、図１の先行技術のバスレシーバの場合よりもすぐに
状態を変え始める。さらに、ラッチ信号ＬＡＴＣＨは、
出力ＯＵＴが変化し始める前に状態を完全に変えるＮＩ
Ｎに応答するように生成されるので、それにより、本発
明にしたがって競合状態が回避される。さらに、ＬＡＴ
ＣＨ信号を、早くプルダウンすることにより、回路は、
セットアップを待つ必要はなく、したがってラッチング
時間が減少する。
【００２３】ＮＩＮが、ＮＬＡＴＣＨよりもＶTNだけ大
きいときにＮＬＡＴＣＨがスタートすることが望まし
い。ここで、ＶTNはスイッチング電圧よりも小さくて、
ＣＭＯＳでは一般に０．８Ｖである。したがって、ＮＩ
Ｎは、ＮＬＡＴＣＨのＶTNの差以内に留まらなければな
らない。また、立上りおよび立下りのスイッチング速度
をほぼ同じにし、出力応答が、図１の先行技術の実施態
様での相補型ＰＦＥＴおよびＮＦＥＴとほぼ同じになる
ようにＰＦＥＴおよびＮＦＥＴは選択される。
【００２４】
【発明の効果】このように、本発明は、電力（消費）を
増加することなくスイッチングがより迅速かつ高速に行
われる点を除き、先行技術の回路の機能を維持してい
る。さらに、ラッチ信号ＬＡＴＣＨおよびラッチ信号Ｎ
ＬＡＴＣＨはほとんど同時に切り換わるので、本発明に
したがえば、競合状態は起こらない。また、ＰＦＥＴは
より小さいので、チップ面積を増加することなく、スイ
ッチング速度はかなり改善される。
【００２５】本発明の範囲内で、本発明に対して多くの
変更が可能であることを当業者は容易に理解するであろ
う。したがって、本発明の範囲は、これまでに述べた望
ましい実施態様により制限されるものではなく、特許請
求の範囲だけにより限定される。
【図面の簡単な説明】
【図１】従来技術によるＣＭＯＳバスレシーバの簡略化
した回路図である。
【図２】本発明の第１の実施態様に基づく、短いセット
アップ時間を有する低電力ＣＭＯＳバスレシーバの簡略
化した回路図である。
【図３】本発明の第２の実施態様に基づく、短いセット
アップ時間を有する低電力ＣＭＯＳバスレシーバの簡略
化した回路図であり、ここでは、「ＡＮＤ」ゲート及び
「ＮＯＲ」ゲートをラッチング回路に加えることによ
り、ハイからローへのセットアップが改善される。
【図４】図３の実施態様のラッチング回路の好適な実施
態様である。
【図５】図３の実施態様の詳細な回路図である。
【図６】図２及び図３の実施態様に基づくＣＭＯＳバス
レシーバの動作を説明するためのタイミング図である。
【符号の説明】
１０４ ＮＦＥＴ １０６ ＰＦＥＴ １１２ インバータ １１６ インバータ ２０２ ＣＭＯＳインバータ ２０４ ＮＦＥＴ ２０６ インバータ ２０８ ＮＦＥＴ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ラッチングＣＭＯＳバスレシーバにおい
    て、 クロック信号に応答して、前記クロック信号の所定のク
    ロック状態の間に入力信号の論理状態を反転させるため
    のＣＭＯＳインバータであって、前記ＣＭＯＳインバー
    タは第１のＮＦＥＴトランジスタ及び入力ゲートに小さ
    なＣＭＯＳインバータを有する第２のＮＦＥＴトランジ
    スタの直列接続からなり、前記入力信号は前記小さなＣ
    ＭＯＳインバータの入力及び前記第１のＮＦＥＴトラン
    ジスタのゲートにおいて受信され、前記第１及び第２の
    直列接続されたＮＦＥＴトランジスタの間の共通ノード
    である前記ＣＭＯＳインバータの出力で反転されること
    からなる、ＣＭＯＳインバータと、 前記ＣＭＯＳインバータによって出力される反転された
    前記入力信号をラッチするためのフィードバック手段で
    あって、前記反転された入力信号をラッチするためのセ
    ットアップ時間を最小化するために、前記ＣＭＯＳイン
    バータの前記小さなＣＭＯＳインバータの出力と前記ク
    ロック信号との組合せ論理信号に応答する、フィードバ
    ック手段と、 前記フィードバック手段のラッチ出力に応答して、前記
    入力信号を出力バス上に駆動するための駆動手段であっ
    て、該駆動手段は、前記フィードバック手段の前記ラッ
    チ出力及びバスアクセス信号を受信する第１及び第２の
    駆動ＣＭＯＳインバータとＮＦＥＴから構成され、該Ｎ
    ＦＥＴは、前記第１の駆動ＣＭＯＳインバータの出力に
    接続されたゲート、電源に接続されたソース、前記第２
    の駆動ＣＭＯＳインバータの出力及び前記出力バスに接
    続されたドレインを有することからなる、駆動手段から
    なる、ラッチングＣＭＯＳバスレシーバ。
  2. 【請求項２】前記出力バスが、少なくとも約３ｐＦの容
    量性負荷を有することからなる請求項１のレシーバ。
  3. 【請求項３】前記第１及び第２のＮＦＥＴトランジスタ
    の幅／長さの比率がほぼ等しいことからなる請求項１の
    レシーバ。
  4. 【請求項４】前記電源の両端に直列に接続された第１の
    ＰＦＥＴ及び第１のＮＦＥＴであって、共通のゲート入
    力を有し、該ＰＦＥＴのドレインと該ＮＦＥＴのソース
    の間の接続点において共通出力を有することからなる、
    第１のＰＦＥＴ及び第１のＮＦＥＴと、 前記電源に接続されたソース、及び前記共通出力に接続
    されたドレインを有する追加のＮＦＥＴと、 前記共通ゲート入力及び前記追加のＮＦＥＴのゲートの
    間に接続された追加のＣＭＯＳインバータであって、該
    追加のＣＭＯＳインバータは、小さなＰＦＥＴと小さな
    ＮＦＥＴとからなり、前記第１のＰＦＥＴ、前記追加の
    ＮＦＥＴ、前記小さなＰＦＥＴ及び前記小さなＮＦＥＴ
    の幅／長さの比率の和が、前記追加のＮＦＥＴに相補的
    なＰＦＥＴの幅／長さの比率よりも小さいことからな
    る、ＣＭＯＳインバータとから構成されたＣＭＯＳドラ
    イバであって、電源の両端に接続されて、短いセットア
    ップ時間を有する該ＣＭＯＳドライバを、前記駆動手段
    とする請求項１のＣＭＯＳバスレシーバ。
  5. 【請求項５】前記共通出力が、少なくとも約３ｐＦの容
    量を有する負荷を駆動することからなる請求項４のＣＭ
    ＯＳバスレシーバ。
  6. 【請求項６】前記ＮＦＥＴ及び前記追加のＮＦＥＴがほ
    ぼ等しい幅／長さの比率を有することからなる請求項４
    のＣＭＯＳバスレシーバ。
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