KR100499816B1 - 동기형반도체논리회로 - Google Patents

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KR100499816B1
KR100499816B1 KR1019970047770A KR19970047770A KR100499816B1 KR 100499816 B1 KR100499816 B1 KR 100499816B1 KR 1019970047770 A KR1019970047770 A KR 1019970047770A KR 19970047770 A KR19970047770 A KR 19970047770A KR 100499816 B1 KR100499816 B1 KR 100499816B1
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노보루 마스다
겐지 가네코
마코토 하나와
가즈오 가네타니
가나메 야마사키
다케시 구스노키
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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

동기형 반도체논리회로에 관하여 고속화와 사용상의 편리함을 도모한 동기형 반도체논리회로에 관한 것으로서, 상보입력으로 동작하는 점에서 비롯되는 여분의 배선이나 유효면적 및 2선식 논리(double rail logic)에 따르는 복잡함 및 사용상의 불편함을 해소하기 위해서, 제1 전위와 제1 노드 사이에 마련되어 신호에 따라서 제1 노드를 제2 전위로 방전하는 제1 부하, 제1 전위와 제2 노드 사이에 마련되어 신호에 따라서 제2 노드를 제3 전위로 방전하는 제2 부하, 제1 노드와 제3 노드 사이에 마련되어 여러개의 입력신호에 따라서 제1 노드와 제3 노드를 전기적으로 접속하는 논리회로 소오스-드레인경로가 제2 노드와 제3 노드 사이에 형성되고, 게이트가 제1 노드에 접속된 기준(reference) 전계효과 트랜지스터 및 제3 노드와 제4 전위 사이에 마련되어 신호에 따라서 논리회로와 기준 전계효과 트랜지스터를 구동하는 구동회로를 포함하는 구성으로 하였다.
이렇게 하는 것에 의해서, 상보입력이 불필요하고 2선식 논리에 따르는 복잡함 및 사용상의 불편함이 없으며 CMOS논리회로나 패스트랜지스터 논리회로보다 기본적으로 고속인 동기형 반도체논리회로를 얻을 수 있다.

Description

동기형 반도체 논리회로
본 발명은 동기형 반도체 논리회로에 관한 것으로서, 고속화와 사용상의 편리함을 도모한 동기형 반도체 논리회로에 관한 것이다.
반도체 논리회로의 종래예로서, Neil H. Weste ＆ Kamran Eshraghian저 “Principles of CMOS VLSI Design : A system Perspective” (CMOS VLSI설계의 원리 : 시스템의 시점에서, 도미자와 다카시 · 마츠야마 야스오 감역(監譯), 소화63년 8월 30일 마루젠(丸善)주식회사 발행)의 144페이지∼145페이지에 기재되어 있는 클럭 동기형 캐스케이드 전압스위치 논리회로(Cascade Voltage Switch logic : CVSL)(이하, 클럭드 CVSL이라고 한다)가 알려져 있다. 도 3에 그 회로를 도시하고 있다. 이 클럭드 CVSL은 최소화된 논리 트리(logic tree)를 갖는 진(眞) 및 그의 상보입력에 의해 동작하는 2개의 도미노 게이트와 동일하다. 이 형태의 논리가 도미노 논리에 있어서 우수한 점은 단순히 임의의 논리식을 생성할 수 있고, 완전한 논리패밀리를 구성할 수 있는 점이다. 또, CMOS 논리회로나 패스 트랜지스터 논리회로보다 고속인 점이다.
그러나, 이들 우위성은 상보입력으로 동작하는 점에서 비롯되는 여분의 배선이나 유효 면적 및 2선식 논리(double rail logic)에 따르는 복잡함을 대상(代償)으로 하는 것에 의해 실현되고 있다.
본 발명이 해결하고자 하는 과제는 2선식 논리보다 단순하고 사용하기 쉬우며 또한 CMOS 논리회로나 패스 트랜지스터 논리회로보다 고속인 동기형 반도체 논리회로를 제공하는 것이다.
상기 과제는 제1 전위와 제1 노드(접속점) 사이에 마련되어 신호(Ψ)에 따라 상기 제1 노드를 제2 전위로 충전하는 제1 부하(Z2), 상기 제1 전위와 제2 노드 사이에 마련되어 상기 신호에 따라서 상기 제2 노드를 제3 전위로 충전하는 제2 부하(Z1), 상기 제1 노드 및 상기 제2 노드와 제3 노드 사이에 마련된 스위치회로(SW) 및, 상기 제3 노드와 제4 전위 사이에 마련되어 상기 신호에 따라서 상기 스위치회로를 구동하는 구동회로(DV)를 갖는 동기형 반도체회로에 있어서, 상기 스위치회로는 상기 제1 노드와 제3 노드 사이에 마련되어 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로(NB) 및, 그의 소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 형성되고, 그의 게이트가 상기 제1 노드와 접속된 기준 MOS 트랜지스터(QNB)를 갖는 동기형 반도체회로에 의해 달성된다.
도 1에 본 발명의 제1 실시예를 도시한다. 또한, 도면에 있어서 파선은 도면중의 블럭을 나타내기 위한 설명용의 것으로서, 신호가 흐르는 선은 아니다. nMOS 논리블럭 NB는 여러개의 입력신호 IN1∼INm을 게이트에서 받는 병렬접속된 여러개의 nMOS 트랜지스터 QN1∼QNm으로 구성되어 있다. 병렬접속이라는 것은 여러개의 nMOS 트랜지스터의 QN1∼QNm의 소오스끼리 및 드레인끼리를 접속한 것이다. 모든 소오스가 접속되어 있는 출력측을 소오스측 출력으로 하고, 모든 드레인이 접속되어 있는 출력측을 드레인측 출력으로 한다. 상기 소오스측 출력과 기준 nMOS 트랜지스터 QNB의 소오스가 소오스커플 접속되어 스위치부 SW를 구성하고 있다. 또, 구동부 DV의 구동용 nMOS 트랜지스터 QN11의 드레인이 상기 스위치부 SW의 소오스커플 부분에 접속되어 있다. 또, 부하부 Z1의 프리차지용 pMOS 트랜지스터 QP1의 드레인이 상기 기준 nMOS 트랜지스터 QNB의 드레인에 접속되고, 한편 부하부 Z2의 프리차지용 pMOS 트랜지스터 QP1의 드레인이 상기 nMOS 논리블럭 NB의 드레인측 출력에 접속되어 있다. 또, 부하부 Z1과 부하부 Z2의 프리차지용 pMOS 트랜지스터의 소오스가 전원전압(12)에 접속된다. 그리고, 각 부하부 Z1, Z2의 프리차지용 pMOS 트랜지스터 QP1의 게이트와 상기 구동부 DV의 구동용 nMOS 트랜지스터 QN11의 게이트가 모두 신호(예를 들면 클럭 신호) Ψ에 의해 구동되고 있다. 또, 상기 기준 nMOS 트랜지스터 QNB의 드레인부 Q와 상기 nMOS 논리블럭 NB의 드레인측 출력
Figure pat00024
는 본 동기형 반도체 논리회로의 출력으로서, 출력 Q가 논리합 출력(OR측 출력)이고, 출력
Figure pat00025
가 부정 논리합 출력(NOR측 출력)이다. 또, 기준 nMOS 트랜지스터 QNB의 게이트부가 부하부 Z2의 프리차지용 pMOS 트랜지스터 QP1의 드레인과 접속되어 있다.
다음에, 도 1의 회로도 및 도 2의 진리값을 도시한 도면을 사용해서 회로동작을 설명한다. 도 2에 도시한 바와 같이, 클럭신호Ψ가 저전위(이하 L레벨)일 때, 노드(10) 및 노드(11)을 전원 Vpp(12)에서 충전하는 프리차지 기간으로서, 입력신호 IN1∼INm의 값에 관게없이 NOR출력 및 OR출력이 일정한 값으로 되는 기간이다. 또, 고전위(이하, H레벨)일 때는 입력신호 IN1∼INm의 값에 따라서 NOR출력 및 OR출력의 값이 정해지는 평가기간이다. 케이스 1은 평가기간일 때, 입력신호 IN1∼INm 모두가 L레벨인 케이스이고, 케이스 2는 평가기간일 때, 입력신호 IN1∼INm중 1개 이상이 H레벨인 케이스를 나타내고 있다.
먼저, 클럭신호Ψ가 L레벨로서 프리차지기간일 때는 부하부 Z1, Z2의 프리차지용 pMOS 트랜지스터 QP1이 도통이고, 출력부(노드(10) 및 노드(11))을 H레벨로 충전하기 위해 (OR측 출력Q, NOR측 출력
Figure pat00026
가 모두 H레벨이다. 즉, 입력신호 IN1∼INm의 상태에 관계없이 양 출력은 H레벨이다. 다음에, 이 상태에서 클럭신호 Ψ가 L레벨에서 H레벨로 변화되어 평가기간으로 추이하는 경우를 설명한다. 이 때, 입력신호 IN1∼INm 모두가 L레벨인 케이스(케이스 1)에서는 입력트랜지스터 QN1∼QNm이 비도통이기 때문에, 노드(11)은 H레벨인 채이고, 이 결과 기준 nMOS 트랜지스터 QNB의 게이트는 H이고, 기준 nMOS 트랜지스터 QNB가 도통이므로, OR측 출력 Q가 방전되어 L레벨, NOR측 출력
Figure pat00027
가 방전되지 않아 H레벨이다. 한편, 입력신호 IN1∼INm중의 1개 이상이 H레벨인 케이스(케이스 2)에서는 OR측 출력 Q가 H레벨, NOR측 출력
Figure pat00028
가 L레벨이다. 예를 들면, 입력신호 IN1이 H레벨인 것으로 하면, 최초에는 입력트랜지스터 QN1과 기준 nMOS 트랜지스터 QNB가 모두 도통이지만, 입력트랜지스터 QN1 이 도통인 것이 의해 NOR측 출력
Figure pat00029
, 즉 기준 nMOS 트랜지스터 QNB의 게이트전위가 방전되어 급속하게 L레벨로 되기 때문에, 기준 nMOS 트랜지스터 QNB가 급속하게 비도통으로 되고, OR측 출력 Q가 방전되지 않아 H레벨을 유지한다.
또한, 이 회로를 디코드회로로서 사용하는 경우는 OR측 출력 Q를 디코드회로의 출력으로 선택하고, 입력신호 IN1∼INm 모두가 L레벨이고 OR측 출력 Q가 L레벨로 될 때(케이스 1)을 선택상태로서 사용한다. 이 OR측 출력이 상기 회로에서 출력되면, 이 신호를 받은 회로(도시하지 않음)가 선택된 것으로 된다. 한편, 입력신호 IN1∼INm중의 1개 이상이 H레벨이고 OR측 출력 Q가 H레벨로 될 때(케이스 2)를 비선택상태로서 사용한다. 이 경우, OR측 출력을 받은 회로(도시하지 않음)는 선택되지 않은 것으로 된다.
이와 같이, 본 실시예에 의하면 nMOS 논리블럭 NB의 드레인측 출력을 기준 nMOS 트랜지스터의 게이트에 입력하기 위한 신호선을 갖기 때문에, 상보입력을 필요로 하지 않아 2선식 논리에 따르는 복잡함 및 사용상의 불편함이 없다. 또, 입력수가 몇개라도 nMOS 트랜지스터의 세로 적층단수가 구동용 nMOS 트랜지스터 QN11과 입력트랜지스터의 2단(또는 구동용 nMOS 트랜지스터 QN11과 기준 nMOS 트랜지스터 QNB의 2단)이므로, 예를 들면 입력수가 2개 이상이고 세로 적층단수가 2단 이상으로 되는 CMOS 논리회로나 패스 트랜지스터 논리회로보다 기본적으로 고속이다.
관점을 바꾸면, 이 실시예는 스위치부는 논리회로로의 입력수에 관계없이 nMOS 트랜지스터의 단수가 2단(구동용 nMOS 트랜지스터 QN11과 입력트랜지스터의 2단으로 되거나 또는 구동용 nMOS 트랜지스터 QN11과 기준으로 nMOS 트랜지스터 QNB의 2단)으로서 출력신호의 극성을 양극성 얻을 수 있고, 이 때 상기 논리회로로의 입력에는 상보입력을 필요로 하지 않는 동기형 반도체회로라고 하는 것도 가능하다.
다음에, 다른 실시예를 도 4에 제2 실시예로서 도시한다. 본 실시예는 도 1에 도시한 제1 실시예와 비교하여 nMOS 논리블럭 NB만이 다르다. 본 실시예의 nMOS 논리블럭 NB는 1개 또는 여러개의 입력신호 IN1∼INm을 게이트에서 받는 1개 또는 종렬접속된 여러개의 nMOS 트랜지스터 QN1∼QNm으로 구성되어 있다. 여기서, 종렬접속이라는 것은 여러개의 nMOS 트랜지스터 QN1∼QNm의 각각이 자기(自己) 트랜지스터의 드레인과 다음 트랜지스터의 소오스가 접속되는 형태로 접속되는 상태를 말한다. 본 실시예의 경우, 출력 Q가 논리곱 출력(AND측 출력)이고, 출력
Figure pat00030
가 부정 논리곱 출력(NAND측 출력)이다.
다음에, 도 4의 회로도 및 도 5의 진리값을 도시한 도면을 사용해서 회로동작을 설명한다. 도 5에 도시한 바와 같이, 클럭신호 Ψ가 L레벨일 때 프리차지기간이고, H레벨일 때 평가기간이다. 케이스 1은 평가기간일 때 입력신호 IN1∼INm중의 1개 이상이 L레벨인 케이스이고, 케이스 2는 평가기간일 때 입력신호 IN1∼INm 모두가 H레벨인 케이스를 나타내고 있다.
먼저, 클럭신호 Ψ가 L레벨로서 프리차지기간일 때, 제1 실시예와 동일한 이유로 AND측 출력 Q, NAND측 출력
Figure pat00031
가 모두 H레벨이다. 즉, 입력신호 IN1∼INm의 상태에 관계없이 양 출력은 H레벨이다. 다음에, 이 상태에서 클럭신호 Ψ가 L레벨에서 H레벨로 변화되어 평가기간으로 추이한 경우를 설명한다. 이 때, 입력신호 IN1∼INm중의 1개 이상이 L레벨인 케이스(케이스 1)에서는 AND측 출력 Q가 L레벨, NAND측 출력
Figure pat00032
가 H레벨이다. 예를 들면, 입력신호 IN1이 L레벨인 경우는 입력트랜지스터 QN1이 비도통이고, NAND측 출력
Figure pat00033
가 H레벨인 채이므로, 기준 nMOS 트랜지스터 QNB의 게이트에는 H레벨의 신호가 인가되어 기준 nMOS 트랜지스터 QNB가 도통이기 때문에, AND측 출력 Q 가 방전되어 L레벨, NAND측 출력
Figure pat00034
가 방전되지 않아 H레벨이다. 한편, 입력신호 IN1∼INm 모두가 H레벨인 케이스(케이스 2)에서는 최초에는 입력트랜지스터 QN1∼QNm과 기준 nMOS 트랜지스터 QNB가 모두 도통이다. 그러나, 입력트랜지스터 QN1∼QNm이 도통인 것이 의해, NAND측 출력
Figure pat00035
즉 기준 nMOS 트랜지스터 QNB의 게이트전위가 방전되어 급속하게 L레벨로 되고, 기준 nMOS 트랜지스터 QNB가 급속하게 비도통으로 되므로, AND측 출력 Q가 방전되지 않아 H레벨을 유지한다. 또한, 도 4에 도시한 바와 같이 종렬접속된 여러개의 입력용 nMOS 트랜지스터 QN1∼QNm을 사용하는 경우는 기준 nMOS 트랜지스터 QNB도 종렬접속된 여러개의 nMOS 트랜지스터 QNB1∼QNBm으로 구성하는 쪽이 입력측과 기준측의 MOS 트랜지스터의 임계값전압을 보상할 수 있으므로 동작적으로 바람직하다.
또한, 이 회로를 디코드회로로서 사용하는 경우는 NAND측 출력
Figure pat00036
를 디코드회로의 출력으로 선택하고, 입력신호 IN1∼INm 모두가 H레벨이고 NAND측 출력
Figure pat00037
가 L레벨로 될 때(케이스 2)를 선택상태로서 사용하고, 입력신호 IN1∼INm중의 1개 이상이 L레벨이고 NAND측 출력
Figure pat00038
가 H레벨로 될 때(케이스 1)를 비선택상태로서 사용한다. 본 실시예도 제1 실시예와 마찬가지로, 상보입력을 필요로 하지 않기 때문에, 2선식 논리에 따르는 복잡함 및 사용상의 불편함이 없다.
다음에, 다른 실시예를 도 6에 제3 실시예로서 도시한다. 본 실시예는 도 1에 도시한 제1 실시예와 비교하여 부하부 Z1, Z2의 구성이 다르다. 본 실시예에서는 각 부하부는 프라차지용 pMOS 트랜지스터 QP1과 풀업용 pMOS 트랜지스터 QP2를 갖고, 상기 프리차지용 pMOS 트랜지스터 QP1과 풀업용 pMOS 트랜지스터 QP2의 소오스와 소오스가 접속되어 있는 소오스부 및 드레인과 드레인이 접속되어 있는 드레인부가 있다. 또, 부하부 Z1의 풀업용 pMOS 트랜지스터 QP2의 게이트가 다른 쪽의 부하부 Z2의 드레인부에 접속되고, 한편 부하부 Z2의 풀업용 pMOS 트랜지스터 QP2의 게이트가 다른 쪽의 부하부 Z1의 드레인부에 교차접속되어 있다. 또, 부하부 Z1의 드레인부가 상기 기준 nMOS 트랜지스터 QNB의 드레인부에 접속되고, 부하부 Z2의 드레인부가 상기 nMOS 논리블럭 NB의 드레인측 출력에 접속되어 있다. 그리고, 부하부 Z2의 드레인부가 기준 nMOS 트랜지스터 QNB의 게이트에 접속된다. 또, 각 부하부 Z1, Z2의 프리차지용 pMOS 트랜지스터 QP1의 게이트가 클럭신호 Ψ에 의해 구동되고 있다. 즉, 본 실시예는 도 1에 도시한 제1 실시예와 비교하여 부하부에 상호 게이트가 다른쪽의 부하부의 드레인부에 교차접속된 풀업용 pMOS 트랜지스터 QP2가 추가되어 있는 구성이다.
이 풀업용 pMOS 트랜지스터 QP2의 역할에 대해서 설명한다. 본 실시예의 기본적 동작은 도 1에 도시한 제1 실시예와 동일하므로, 도 2의 진리값을 나타낸 도면을 사용해서 설명한다. 상술한 바와 같이, 도 2에 도시한 케이스 1에서는 OR측 출력 Q가 L레벨, NOR측 출력
Figure pat00039
가 H레벨이다. 또, 케이스 2에서는 OR측 출력 Q가 H레벨, NOR측 출력
Figure pat00040
가 L레벨이다. 이 NOR측 출력과 OR측 출력의 결과는 제1 실시예도 본 실시예도 마찬가지이다. 그러나, 케이스 1 및 케이스 2에 있어서의 H레벨이 제1 실시예의 경우에는 플로팅상태인 것에 비해, 본 실시예의 경우에는 플로팅상태가 아닌 것이 이점이다. 즉, 본 실시예의 경우 예를 들면, OR측 출력 Q가 L레벨인 것으로 하면, 부하부 Z2의 풀업용 pMOS 트랜지스터 QP2가 도통으로 되어, NOR측 출력
Figure pat00041
를 H레벨로 충전한다. 한편, NOR측 출력
Figure pat00042
가 L레벨인 것으로 하면, 부하부 Z1의 풀업용 pMOS 트랜지스터 QP2가 도통으로 되어, OR측 출력 Q를 H레벨로 충전한다. 이 때문에, 플로팅상태를 방지할 수 있다. 이와 같이, 풀업용 pMOS 트랜지스터 QP2의 역할은 평가기간에 있어서의 OR측 출력 Q 및 NOR측 출력
Figure pat00043
의 H레벨의 플로팅 방지이다.
다음에, 다른 실시예를 도 7에 제4 실시예로서 도시한다. 본 실시예는 도 1에 도시한 제1 실시예와 비교하여 구동부 DV의 구성이 다르다. 본 실시예에서는 구동부 DV가 nMOS 트랜지스터 QN11과 pMOS 트랜지스터 QP11로 이루어지는 CMOS 인버터로 구성되어 있고, 상기 인버터의 출력이 상기 스위치부 SW내의 소오스커플 부분에 접속되고, 상기 인버터의 입력이 출력신호 Ψ에 의해 구동된다. 즉, 본 실시예는 도 1에 도시한 제1 실시예와 비교하여 구동부 DV에 pMOS 트랜지스터 QP11이 추가된 구성이다.
이 pMOS 트랜지스터 QP11의 역할에 대해서 설명한다. 본 실시예의 경우도 기본적 동작은 도 1에 도시한 제1 실시예와 동일하므로, 도 2의 진리값을 나타낸 도표를 사용해서 설명한다. 상술한 바와 같이, 도 2에 도시한 평가기간의 케이스 1에서는 OR측 출력 Q가 L레벨, NOR측 출력
Figure pat00044
가 H레벨이다. 또, nMOS 논리블럭 NB의 소오스측 출력과 기준 nMOS 트랜지스터 QNB의 소오스가 소오스커플 접속되어 있는 소오스커플부는 L레벨이고, 기준 nMOS 트랜지스터 QNB가 비도통상태이다. 이 상태후, 클럭신호 Ψ가 H레벨에서 L레벨로 변화되어 프리차지기간으로 추이하는 경우의 OR측 출력 Q의 거동을 제1 실시예와 비교하여 설명한다.
제1 실시예의 경우도 본 실시예의 경우도 부하부 Z1의 프리차지용 pMOS 트랜지스터 QP1이 비도통에서 도통상태로 되기 때문에, OR측 출력 Q가 충전되어 L레벨에서 H레벨로 추이하기 시작한다. 이 때, 제1 실시예의 경우, 기준 nMOS 트랜지스터 QNB의 소오스와 드레인 사이의 전위차가 커지는 것과 원래 게이트전위가 H레벨인 것에 의해, 기준 nMOS 트랜지스터 QNB가 도통상태로 되기 시작한다. 이 때문에, 소오스커플부의 용량성 부하가 보이기 시작하고, OR측 출력 Q는 L레벨에서 H레벨로 고속으로 추이하는 것이 방해된다. 이것에 비해, 본 실시예의 경우 OR측 출력 Q가 충전되어 L레벨에서 H레벨로 추이하기 시작함과 동시에, 구동부 DV의 pMOS 트랜지스터 QP11이 도통상태로 되기 때문에, 소오스커플부가 충전되어 L레벨에서 H레벨로 추이하기 시작한다. 이 때문에, 기준 nMOS 트랜지스터 QNB의 소오스와 드레인 사이의 전위차가 커지지 않아 기준 nMOS 트랜지스터 QNB가 도통상태로 되지 않기 때문에, 소오스커플부의 용량성 부하가 보이지 않는다. 이 때문에, OR측 출력 Q는 제1 실시예의 경우보다 L레벨에서 H레벨로 고속으로 추이할 수가 있다.
다음에, 다른 실시예를 도 8에 제5 실시예로서 도시한다. 본 실시예는 도 1에 도시한 제1 실시예와 비교하여 기준 nMOS 트랜지스터 QNB의 게이트 구동방법만이 다르다. 본 실시예에서는 기준 nMOS 트랜지스터 QNB의 게이트를 임의의 기준접압 VBB로 구동하고 있다. 이 기준전압 VBB는 임의의 전압으로 좋지만, 입력전압의 H레벨과 L레벨의 중간으로 설정하는 것이 안정 동작상 바람직하다. 이 경우, 기준 nMOS 트랜지스터 QNB의 게이트전압과 입력의 L레벨의 차는 { ( H레벨 / 2) - L레벨 }이다(단, L = 0레벨인 경우). 일반적으로는 기준 nMOS 트랜지스터 QNB의 게이트전압과 입력의 L레벨의 차는 { (H레벨 + L레벨) / 2 - L레벨 }으로 된다. 이것에 비해, 제1 실시예의 경우 (H레벨 - L레벨)으로서 본 실시예보다 크다. 본 회로는 도 3에 도시한 CVSL회로의 여러개의 상보입력을 1개의 VBB입력으로 할 수 있다.
다음에, 다른 실시예를 도 9에 제6 실시예로서 도시한다. 본 실시예는 도 1에 도시한 제1 실시예와 비교하여 스위치부 SW가 pMOS 논리블럭 PB와 기준 pMOS 트랜지스터 QPB로 구성되어 있는 점 및, 기준 pMOS 트랜지스터 QPB의 게이트가 임의의 기준전압 VBB로 구동되고 있는 점이 다르다. 본 실시예는 도 4에 도시한 제2 실시예와 논리동작이 동일하며, 출력 Q가 논리곱 출력(AND측 출력)이고, 출력
Figure pat00045
가 부정 논리곱 출력(NAND측 출력)이다. 단, 제2 실시예는 입력트랜지스터의 세로 적층단수가 입력수와 동일한 것에 비해, 본 실시예에서는 입력수가 몇개이더라도 입력트랜지스터의 세로 적층단수가 1단이므로, 본 실시예의 경우가 동작이 고속이다.
이상 설명한 실시예는 프리차지기간의 출력레벨이 H레벨이지만, 다음에 프리차지기간의 출력레벨이 L레벨인 실시예에 대해서 설명한다. 이와 같은 실시예는 상기 제1∼제6 실시예에서 설명한 상기 스위치부 SW, 구동부 DV, 부하부 Z1, Z2를 구성하는 nMOS 트랜지스터를 pMOS 트랜지스터로, PMOS 트랜지스터를 nMOS 트랜지스터로 구성하고, 전원전압의 고전위측과 저전위측을 치환해서 구동하는 구성으로 된다. 이 방법에서 예를 들면, 제1 실시예를 다시 구성한 예를 도 10에 제7 실시예로서 도시한다. 또, 도 11에 도 10에 관한 진리값표를 도시한다. 도면에 도시한 바와 같이, 출력 Q가 논리곱 출력(AND측 출력)이고, 출력
Figure pat00046
가 부정 논리곱 출력(NAND측 출력)이다. 본 실시예의 경우, 프리차지기간은 클럭신호 Ψ가 H레벨일 때이고, 부하부 Z1, Z2의 nMOS 트랜지스터 QN1B가 도통으로 되기 때문에, 입력신호 IN1∼INm의 상태에 관계없이 양출력은 L레벨이다. 또, 평가기간은 클럭신호 Ψ가 L레벨일 때이고, 입력신호 IN1∼INm중의 1개 이상이 L레벨인 케이스(케이스1)에서는 AND측 출력 Q가 L레벨, NAND측 출력
Figure pat00047
가 H레벨이다. 예를 들면, 입력신호 IN1이 L레벨인 경우, 최초에는 입력트랜지스터 QP3l과 기준 pMOS 트랜지스터 QPB가 모두 도통이지만, 입력트랜지스터 QP3l이 도통인 것에 의해 NAND측 출력
Figure pat00048
즉 기준 pMOS 트랜지스터 QPB의 게이트전위가 충전되어 급속하게 H레벨로 되고, 기준 pMOS 트랜지스터 QPB가 급속하게 비도통으로 되기 때문에, AND측 출력 Q가 충전되지 않아 L레벨을 유지한다. 한편, 입력신호 IN1∼INm 모두가 H레벨인 케이스(케이스2)에서는 입력트랜지스터 QP3l∼QP3m이 비도통이고, 기준 pMOS 트랜지스터 QPB가 도통이므로, AND측 출력 Q가 충전되어 H레벨, NAND측 출력
Figure pat00049
가 충전되지 않아 L레벨이다.
이 회로를 디코드회로로서 사용하는 경우에는 AND측 출력 Q를 디코드회로의 출력으로 선택하고, 입력신호 IN1∼INm 모두가 H레벨이고 AND측 출력 Q가 H레벨로 될 때(케이스2)를 선택상태로서 사용하고, 입력신호 IN1∼INm중의 1개 이상이 L레벨이고 AND측 출력 Q가 L레벨로 될 때(케이스1)를 비선택상태로서 사용한다. 이상, 프리차지기간의 출력레벨이 L레벨인 실시예를 예를 들면 제1 실시예를 다시 구성한 예에 대해서 설명하였다. 이것은 설명은 생략하지만, 상기 제2∼제6 실시예에 대해서도 마찬가지이다.
다음에, 도 12에 본 발명의 제8 실시예를 도시한다. 본 실시예는 플립플롭에서 플립플롭으로의 신호전달회로에 있어서, 수신측의 클럭신호가 하강하기 전에 다음 사이클에서 페치할 신호가 도달해 버리기 때문에, 본래 있어야 할 신호가 없어져 버리는 현상(소위 레이싱)을 방지하기 위한 회로이다. 도 12에 있어서, (901)은 본 발명의 회로, (902)는 송신측의 플립플롭, (903) 및 (904)는 게이트회로군, (905)는 수신측의 플립플롭이다. (902) 및 (905)의 플립플롭은 클럭Ψ가 하이레벨인 동안은 그 때 입력되고 있는 신호가 그대로 출력되고, 클럭Ψ가 로우레벨로 되면 그 직전까지의 출력신호를 유지하도록 구성된(소위 레벨센스형) 플립플롭이다. 따라서, 게이트회로군(904)의 지연시간이 짧은 경우에는 그의 출력(950)을 수신측의 플립플롭(905)의 입력(953)에 직접 접속하면 레이싱이 일어날 우려가 있다. 종래에는 이것을 방지하기 위해, 수신측의 플립플롭(905)를 클럭Ψ가 상승하는 순간에만 입력신호를 페치하는 바와 같은 구성(소위 마스터 슬레이브형이나 에지 트리거형)으로 하거나, 또는 (950)과 (953) 사이에 클럭Ψ와 역극성인 클럭
Figure pat00050
에 의해 동작하는 레벨센스형의 플립플롭을 삽입하는 것이 일반적이다. 그러나, 이들 방법은 모두 레벨센스형의 플립플롭 1개분에 상당하는 물량의 증가를 수반한다(MOS 트랜지스터 레벨로 10개 정도). 본 발명의 제8 실시예는 도 12에 도시한 바와 같이, (950)과 (953) 사이에 본 발명의 제1∼7중 어느 하나의 실시예의 회로(901)을 삽입하고, 그 부분을 클럭 Ψ와 역극성인 클럭
Figure pat00051
에 의해 동작시키는 바와 같은 구성으로 되어 있다. 이 회로는 클럭
Figure pat00052
가 하이레벨인 동안(즉, 플립플롭(905)가 레이싱을 일으킬 수 있는 상태인 동안)은 그의 역극성의 클럭
Figure pat00053
는 로우레벨이기 때문에, (951) 및 (952)가 모두 하이레벨로 되어, (953)에는 플립플롭(905)의 출력과 동일한 신호가 인가된다. 따라서, 레이싱은 방지된다. 도 12의 회로(901)의 MOS 트랜지스터 수는 5개 정도이고, 종래의 플립플롭 1개분의 MOS 트랜지스터 수와 비교하여 하드량을 감소시킬 수 있다. 또, 이 회로에서는 (901)부분에 본 발명의 제1∼제7중 어느 하나의 실시예의 회로를 사용하므로 이 부분에 게이트회로군(904)의 논리기능의 일부를 분담시킬 수도 있다.
다음에, 도 1에 도시한 제1 실시예를 예로 해서 평가기간중에 입력레벨이 변화한 경우의 출력동작에 대해서 설명한다. 도 13에 그 동작 설명도를 도시한다. 클럭Ψ가 프리차지레벨에서 평가레벨로 되면(A점, B점), 그 때의 입력레벨에 따라서 출력레벨은 상술한 바와 같이 도 2의 진리값으로 나타낸 레벨로 된다. 그 후, 평가기간중에 입력레벨이 H에서 L로 변화한 경우(C점)에는 출력레벨에 변화는 없다. 이것은 평가기간 개시시에 입력이 H레벨이면, 입력용 트랜지스터 QN1∼QNm의 드레인부(NOR출력)가 L레벨로 되기 때문이다. 즉, 이 경우 입력용 트랜지스터 QN1∼QNm이 비도통상태로 되어 입력의 변화에 응답하지 않기 때문이다. 한편, 평가기간중에 입력레벨이 L에서 H로 변화한 경우(D점)에는 출력레벨은 H에서 L로 변화한다(도면중 파선). 이것은 평가기간 개시시에 입력이 L레벨이면 입력용 트랜지스터 QN1∼QNm의 드레인부(NOR출력)가 H레벨로 되기 때문이다. 즉, 이 경우 입력용 트랜지스터 QN1∼QNm이 도통 가능상태로 되어 입력의 변화에 응답하기 때문이다.
다음에, 평가기간중에 입력레벨이 변화한 경우에도 출력레벨이 변화하지 않는 실시예에 대해서 설명한다. 도 14에 제9 실시예로서 도시한다. 이것은 도 1에 도시한 제1 실시예의 회로에 피드백용 트랜지스터(QNFL, QNFR)을 마련한 회로구성으로 되어 있다. 부하부 Z1과 QNFR의 드레인이 접속되고(OR 출력부), QNFR의 소오스와 기준 트랜지스터 QNB의 드레인이 접속되어 있다. 한편, 부하부 Z2와 QNFL의 드레인이 접속되고(NOR 출력부), QNFL의 소오스와 nMOS 논리블럭 NB의 드레인부가 접속되어 있다. 또, OR 출력부가 QNFL의 게이트에 접속되고, 다른쪽의 NOR 출력부가 QNFR의 게이트 및 기준 트랜지스터 QNB의 게이트에 접속되어 있다. 그 밖에는 제1 실시예와 동일구성이다. 본 실시예의 동작을 도 13의 동작 설명도에 의해 설명한다. 평가기간중에 입력레벨이 H에서 L로 변화한 경우(C점)에는 출력레벨은 변화하지 않는다. 이것은 평가기간 개시시에 입력이 H레벨이면 OR출력이 H레벨로 되기 때문에, 이것을 게이트에서 받고 있는 트랜지스터 QNFL은 도통상태로 되고, 입력용 트랜지스터 QN1∼QNm의 드레인부가 NOR출력과 동일한 L레벨로 되기 때문이다. 즉, 이 경우 입력용 트랜지스터 QN1∼QNm이 비도통상태로 되어 입력의 변화에 응답하지 않기 때문이다. 한편, 평가기간중에 입력레벨이 L에서 H로 변화한 경우(D점)도 출력레벨은 변화하지 않는다(도면중 실선). 이것은 평가기간 개시시에 입력이 L레벨이면 OR출력이 L레벨로 되므로, 이것을 게이트에서 받고 있는 트랜지스터 QNFL이 비도통상태로 되기 때문이다. 즉, 이 경우 입력용 트랜지스터 QN1∼QNm이 도통과 비도통중 어느 한쪽의 상태이더라도 NOR출력 레벨은 입력의 변화에 응답하지 않는다.
이상, 제1 실시예에 피드백용 트랜지스터(QNFL, QNFR)을 마련한 경우에 대해서 설명하였지만, 제2∼제7 실시예에 있어서도 본 실시예의 경우와 마찬가지로 피드백용 트랜지스터(QNFL, QNFR)을 마련하는 것에 의해 동일한 효과가 얻어진다. 단, 제7 실시예에서는 피드백용 트랜지스터는 pMOS 트랜지스터를 사용한다.
이상, 동기형의 반도체 논리회로의 실시예에 대해서 설명했지만, 상술한 실시예의 부하부 및 구동부에는 각각 독립된 신호 Ψ1. Ψ2를 입력해도 상술한 실시에와 동일한 효과를 갖는 반도체 논리회로를 얻을 수 있다. 또, 부하부 및 구동부를 저항 등으로 구성한 반도체 논리회로도 마찬가지이다.
다음에, 도 15에 본 발명의 제10 실시예를 도시한다. 본 실시예에서는 이 동기형 반도체 논리회로를 반도체 메모리 또는 반도체 집적회로의 어드레스 디코더회로에 적용하는 예를 도시한다. 도 15에 있어서, (101)은 어드레스버퍼, (201)은 디코더로서 모두 본 발명의 회로, N1∼N3은 인버터, A1, Am은 어드레스입력, XB1∼
Figure pat00054
는 버퍼출력선, XPD1∼XPDn은 디코더 출력선이다. 어드레스버퍼(101)은 클럭Ψ에 의해 구동되고, 디코더(201)은 클럭Ψ2에 의해 구동된다. Ψ1, Ψ2가 L레벨(프리차지기간)일 때. 모든 어드레스버퍼 및 모든 디코더의 출력(OR 및 NOR)은 H레벨로 충전된다. 따라서, 인버터 N1∼N3을 거쳐서 모든 버퍼의 출력선 XB1∼
Figure pat00055
및 모든 디코더 출력선 XPD1∼XPDn은 L레벨로 된다. 한편, Ψ1, Ψ2가 H레벨(평가기간)일 때, 어드레스버퍼 및 디코더는 활성화되고, 어드레스입력의 전위레벨에 따라서 버퍼출력선 XB1∼
Figure pat00056
는 H 및 L레벨로 된다. 그리고, L레벨의 버퍼출력선만을 입력으로 하는 디코더(1개)의 OR출력이 L레벨로 되고, 인버터를 거쳐서 1개의 디코더 출력선이 H레벨로 되어 선택된다. 또한, 클럭Ψ2를 입력하는 타이밍으로서는 오동작을 방지하기 위해, 버퍼출력선에 신호가 나타난 후에 L레벨에서 H레벨로 변화시키는 타이밍일 필요가 있다. 본 실시예에 의하면, 어드레스버퍼(101)에 의해 어드레스입력에 따른 OR 및 NOR출력을 동위상에서 얻어지는 것과, 디코더(201)은 입력이 다수라도 nMOS 트랜지스터의 세로 적층단수가 2단인 것에 의해, 고속동작이 가능하다. 또, 펄스폭이 짧은(좁은) 기간을 평가기간, 펄스폭이 넓은 기간을 프리차지기간으로 하는 클럭 Ψ1 및 Ψ2를 사용하는 것에 의해, 사이클시간의 단축에 효과가 있다. 이것은 어드레스버퍼와 디코드회로의 출력신호폭을 좁게 할 수 있기 때문이다. 이상에 의해, 고속의 어드레스 디코드회로가 얻어진다. 또한, 본 실시예에서는 어드레스버퍼 및 디코더중, 양쪽이 본 발명의 동기형 반도체 논리회로인 예로 설명하였다. 그러나, 버퍼와 디코더중, 한쪽이 본 발명의 동기형 반도체 논리회로이고, 다른쪽이 일반적으로 사용되고 있는 다이나믹 (CMOS 논리회로 또는 CMOS 및 BiCMOS의 논리합 회로 및 논리곱회로와 부정회로로 구성되어도 좋다. 단, 전자의 경우가 동작이 고속이다.
한편, 버퍼와 디코더가 일반적으로 사용되고 있는 다이나믹 CMOS 논리회로 또는 CMOS 및 BiCMOS의 논리합회로 및 논리곱회로와 부정회로로 구성되어 있는 경우라도, 버퍼와 디코더에 상술한 바와 같이 클럭Ψ1 및 Ψ2를 사용하면 상술한 바와 같이 사이클시간의 단축에 효과가 있다. 단, 전자의 경우가 고속이다.
다음에, 도 16에 본 발명의 제11 실시예를 도시한다. 본 실시예는 용장워드선 또는 용장비트선을 선택하기 위한 용장용 어드레스 디코더회로에 적용한 예를 설명한다. 회로구성은 제10 실시예(도 15)에 (301), (302)의 패스 트랜지스터회로가 부가된 구성이다. (301)은 인버터 N4에 의해 구동되는 pMOS 트랜지스터 QPP와 nMOS 트랜지스터 QNP로 이루어지는 2조의 패스 트랜지스터회로에 의해 구성되어 있고, 버퍼출력선의 신호를 디코더의 입력으로 전송하는 회로이다. 예를 들면, 어드레스버퍼의 출력선(XB1,
Figure pat00057
)의 어느 쪽의 신호를 디코더로 전송하는지를 용장 어드레스신호 RA1에 의해 제어한다. 다른 어드레스신호 Am과 용장신호 RAm의 관계도 마찬가지이다. 따라서, 어드레스신호 A1, Am이 구제할 어드레스로 되었을 때, 모든 패스 트랜지스터회로의 출력으로 L레벨이 전송되도록 용장어드레스신호 RA1, RAm을 세트해 둔다. 이 경우, 용장용 디코더(201)이 선택되고, 용장용 디코더선 RXPD가 H레벨로 된다. 여기서, 용장용 디코더의 입력 타이밍은 상기 제10 실시예의 경우보다 패스 트랜지스터회로(301)을 경유하는 분만큼 지연되고, 입력과 클럭Ψ2와의 타이밍마진이 감소하는 것은 명확하다. 이 때문에, 클럭 Ψ2는 1조의 패스 트랜지스터회로(302)를 경유시키고, 클럭 Ψ2B로서 용장용 디코더를 활성화하고 있다. (302)가 (301)의 더미회로인 경우, 용장용 디코더입력과 클럭 Ψ2B의 타이밍마진은 상기 제10 실시예의 경우와 등등하게 되어 동작이 안정하게 된다. 이상, 본 실시예에 있어서도 상기 제10 실시예와 마찬가지로, 고속인 어드레스 디코더회로가 얻어진다.
다음에, 도 17에 본 발명의 제12 실시예를 도시한다. 본 실시예는 상기 용장용 디코더(201)에 구제할 것인지 구제하지 않을 것인지의 기능을 부가한 실시예이다. 도 16에 도시한 용장용 디코더(201)에 nMOS 트랜지스터 QNR을 입력용 트랜지스터 QN1∼QNm과 병렬로 접속한 구성이다. 구제할 때는 트랜지스터 QNR의 게이트전위 RAX를 L레벨로 제어한다. 이 때, 용장용 디코더선 RXPD는 입력 IN1∼INm이 구제할 어드레스인 경우에는 선택의 H레벨로 되고, 구제할 어드레스가 아닌 경우에는 비선택의 L레벨로 된다. 한편, 구제하지 않을 때에는 트랜지스터 QNR의 게이트전위 RAX를 H레벨로 제어한다. 이때, 용장용 디코더선 RXPD는 입력 IN1∼INm에 관계없이 항상 비선택의 L레벨로 된다. 이 결과, 다음 단의 회로가 불필요하게 동작하는 것을 방지할 수 있어 소비전력이 저감된다.
다음에, 도 18에 본 발명의 제13 실시예를 도시한다. 본 실시예는 여러 개의 입력신호중에서 1개의 신호를 인출하는 셀렉터회로를 도시한다. (202)는 본 발명의 논리회로, (303)은 패스 트랜지스터 QPP 및 QNP와 인버터 N5와 플로팅방지용 트랜지스터 QNS로 이루어지는 패스 트랜지스터회로이고, S1은 셀렉터 신호이다. 본 실시예에서는 상기 패스 트랜지스터회로가 여러개 마련되고, 그의 각 출력이 본 발명의 논리회로(202)의 각 입력에 접속되어 있는 구성을 도시하고 있다. 상기 패스 트랜지스터회로의 동작을 설명한다. 셀렉터신호 S1이 L레벨인 경우, 패스 트랜지스터 QPP 및 QNP는 비도통으로 되기 때문에, 입력식호 IN1이 출력 OUT1로 전파되지 않는다. 또, 플로팅방지용 트랜지스터 QNS는 인버터N5를 거쳐서 H레벨로 구동되기 때문에 도통으로 되고, 출력 OUT1은 L레벨로 유지된다. 한편, 셀렉터신호 S1이 H레벨인 경우, 플로팅방지용 트랜지스터 QNS는 인버터 N5를 거쳐서 L레벨로 구동되기 때문에 비도통으로 되고, 또 패스 트랜지스터 QPP 및 QNP는 도통으로 되기 때문에 입력신호 IN1이 출력 OUT1로 전파된다. 따라서, S1∼Sm의 각 셀렉터신호에 의해 제어되는 여러개의 패스 트랜지스터중 예를 들면 셀렉터신호 S1만이 H레벨이고, 다른 셀렉터신호 모두가 L레벨인 경우, 논리회로(202)의 출력(OR 및 NOR)에는 셀렉터신호 S1에 의해 얻어지는 패스 트랜지스터회로의 출력 OUT1에 대응하는 출력이 얻어진다. 논리회로(202)의 활성화신호 Sn은 매사이클 입력되는 클럭신호 또는 활성화할 때에만 입력되는 셀렉터신호중 어느 하나라도 좋다. 또, 논리회로(202)는 일반적인 논리회로 또는 논리곱회로 또는 센스회로라도 좋지만, 상술한 바와 같이 논리회로(202)는 입력이 다수이더라도, nMOS 트랜지스터의 세로 적층단수가 2단 구성이므로 고속의 셀렉터회로가 얻어진다.
본 실시예에 의하면 도 1, 도 4∼도 10에 도시한 제1∼제7 실시예에서 설명한 스위치부 SW, 부하부 Z1, Z2 및 구동부 DV를 각각 조합하여 사용하는 것에 의해 상보입력이 불필요하고, 2선식 논리에 따르는 복잡함 및 사용상의 불편함이 없으며, 또 입력수가 몇개이더라도 MOS 트랜지스터의 세로 적층단수가 구동용 MOS 트랜지스터와 입력트랜지스터의 2단(또는 구동용 MOS 트랜지스터와 기준 MOS 트랜지스터의 2단)이므로, 예를 들면 입력수가 2개 이상이고 세로 적층단수가 2단 이상으로 되는 CMOS 논리회로나 패스 트랜지스터 논리회로보다 기본적으로 고속인 동기형 반도체 논리회로를 얻을 수 있다.
도 19a(종래기술), 도 19b(종래기술), 도 19c(종래기술), 도 19d(본원 발명)은 종래기술과 본원 발명의 논리회로를 비교하는 도면이다. 도 20에 도시한 바와 같이, 도 19d에 도시된 본원 발명의 회로구성은 nMOS 세로 적층단수가 2단으로 좋아 입력용량이 작고, 출력극성을 양극성 얻을 수 있어 상보입력이 불필요하다는 점에서 고속동작이 가능하고 사용하기 편리한 논리회로라고 할 수 있다.
상기 실시예는 MOS를 사용한 회로를 예로 들었지만, 다른 구조(쇼트키형 이나 접합형)의 FET(전계효과 트랜지스터 : Field Effect Transister)를 사용해도 상관없다. 또한, MOS 트랜지스터를 사용한 경우, 그의 절연막에 의해 게이트 입력의 직류분을 없앨 수가 있다.
이상과 같이 본 발명에 의하면, 스위치부 SW, 부하부 Z1, Z2 및 구동부 DV를 각각 조합하여 사용하는 것에 의해 상보입력이 불필요하고, 2선식 논리에 따르는 복잡함 및 사용상의 불편함이 없으며, 또 입력수가 몇개이더라도 MOS 트랜지스터의 세로 적층단수가 구동용 MOS 트랜지스터와 입력트랜지스터의 2단(또는 구동용 MOS 트랜지스터와 기준 MOS 트랜지스터의 2단)이므로, 예를 들면 입력수가 2개 이상이고 세로 적층단수가 2단 이상으로 되는 CMOS 논리회로나 패스 트랜지스터 논리회로보다 기본적으로 고속인 동기형 반도체 논리회로를 얻을 수가 있다.
도 1은 본 발명의 제1 실시예를 도시한 도면,
도 2는 본 발명의 제1 실시예의 진리값을 도시한 도면,
도 3은 종래예를 도시한 도면,
도 4는 본 발명의 제2 실시예를 도시한 도면,
도 5는 본 발명의 제2 실시예의 진리값을 도시한 도면,
도 6은 본 발명의 제3 실시예를 도시한 도면,
도 7은 본 발명의 제4 실시예를 도시한 도면,
도 8은 본 발멍의 제5 실시예를 도시한 도면,
도 9는 본 발명의 제6 실시예를 도시한 도면,
도 10은 본 발명의 제7 실시예를 도시한 도면,
도 11은 본 발명의 제7 실시예의 진리값을 도시한 도면,
도 12는 본 발명의 제8 실시예를 도시한 도면,
도 13은 본 발명의 제1 실시예의 동작 설명도,
도 14는 본 발명의 제9 실시예를 도시한 도면,
도 15는 본 발명의 제10 실시예를 도시한 도면,
도 16은 본 발명의 제11 실시예를 도시한 도면,
도 17은 본 발명의 제12 실시예를 도시한 도면,
도 18은 본 발명의 제13 실시예를 도시한 도면,
도 19a는 종래의 스테이틱 CMOS를 사용한 논리회로를 도시한 도면,
도 19b는 종래의 다이나믹 CMOS를 사용한 논리회로를 도시한 도면,
도 19c는 종래의 다이나믹 CVSL을 사용한 논리회로를 도시한 도면,
도 19d는 본 발명을 사용한 논리회로를 도시한 도면,
도 20은 도 19a, 도 19b, 도 19c 및 도 19d의 논리회로의 비교도.

Claims (25)

  1. 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제1 부하,
    상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로,
    소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 기준 전계효과 트랜지스터 및,
    상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 상기 기준 전계효과 트랜지스터를 구동하는 구동회로를 갖는 반도체 논리회로로서,
    상기 구동회로는 그의 출력이 상기 제3 노드에 접속되는 인버터회로로 구성되어 있는 것을 특징으로 하는 반도체 논리회로.
  2. 제1항에 있어서,
    상기 제1 부하는
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제1 노드 사이에 마련되고 게이트가 상기 제어신호에 접속되는 제1프리차지용 전계효과 트랜지스터 및,
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제1 노드 사이에 마련되고 게이트가 상기 제2 노드에 접속되는 제1 풀업용 전계효과 트랜지스터를 갖고,
    상기 제2 부하는
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제2 노드 사이에 마련되고 게이트가 상기 제어신호에 접속되는 제2 프리차지용 전계효과 트랜지스터 및,
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제2 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 제2 풀업용 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 논리회로.
  3. 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제1 부하,
    상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로,
    소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 기준 전계효과 트랜지스터,
    상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 상기 기준 전계효과 트랜지스터를 구동하는 구동회로,
    소오스-드레인경로가 상기 제1 노드와 상기 논리회로 사이에 마련되고 게이트가 상기 제2 노드에 접속되는 제1 귀환용 전계효과 트랜지스터 및,
    소오스-드레인경로가 상기 제2 노드와 상기 기준 전계효과 트랜지스터 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 제2 귀환용 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 논리회로.
  4. 제3항에 있어서,
    상기 제1 부하는
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제1 노드 사이에 마련되고 게이트가 상기 제어신호에 접속되는 제1 프리차지용 전계효과 트랜지스터 및,
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제1 노드 사이에 마련되고 게이트가 상기 제2 노드에 접속되는 제1 풀업용 전계효과 트랜지스터를 갖고,
    상기 제2 부하는
    소오스 드레인경로가 상기 한쪽의 전원전위와 상기 제2 노드 사이에 마련되고 게이트가 상기 제어신호에 접속되는 제2 프리차지용 전계효과 트랜지스터 및,
    소오스 드레인경로가 상기 한쪽의 전원전위와 상기 제2 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 제2 풀업용 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 논리회로.
  5. 제3항에 있어서,
    상기 입력신호는 제1 입력신호와 제2 입력신호를 갖고,
    상기 논리회로는 상기 제1 입력신호를 게이트에서 받는 제1 전계효과 트랜지스터와 상기 제2 입력신호를 게이트에서 받는 제2 전계효과 트랜지스터를 갖고,
    상기 제1 전계효과 트랜지스터의 소오스 및 드레인이 상기 제2 전제효과 트랜지스터의 소오스 및 드레인에 각각 접속되어 병렬 접속되는 것을 특징으로 하는 반도체 논리회로.
  6. 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제 1 부하.
    상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로,
    소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 기준 전계효과 트랜지스터 및,
    상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 상기 기준 전계효과 트랜지스터를 구동하는 구동회로를 갖는 반도체 논리회로로서,
    상기 입력신호는 제1 입력신호와 제2 입력신호를 갖고,
    상기 논리회로는 상기 제1 입력신호를 게이트에서 받는 제1 전계효과 트랜지스터와 상기 제2 입력신호를 게이트에서 받는 제2 전계효과 트랜지스터를 갖고,
    상기 제1 전계효과 트랜지스터의 소오스가 상기 제2 전계효과 트랜지스터의 드레인에 접속되어 직렬 접속되어 이루어지는 것을 특징으로 하는 반도체 논리회로.
  7. 제6항에 있어서,
    상기 제1 부하는
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제1 노드 사이에 마련되고 게이트가 상기 제어신호에 접속되는 제1 프리차지용 전계효과 트랜지스터 및,
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제1 노드 사이에 마련되고 게이트가 상기 제2 노드에 접속되는 제1 풀업용 전계효과 트랜지스터를 갖고,
    상기 제2 부하는
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제2 노드 사이에 마련되고 게이트가 상기 제어신호에 접속되는 제2 프리차지용 전계효과 트랜지스터 및,
    소오스-드레인경로가 상기 한쪽의 전원전위와 상기 제2 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 제2 풀업용 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 논리회로.
  8. 한쪽의 전원전위와 제1 노드 사이에 마련되는 제1 부하,
    상기 한쪽의 전원전위와 제2 노드 사이에 마련되는 제2 부하,
    상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로,
    소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 기준 전계효과 트랜지스터 및
    상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 제어신호에 따라서 상기 논리회로와 상기 기준 전계효과 트랜지스터를 구동하는 구동회로를 갖는 것을 특징으로 하는 반도체 논리회로.
  9. 입력신호에 따라 진 및 그의 상보신호를 출력하는 버퍼회로 및 상기 버퍼회로의 출력에 따라 디코드되는 디코더회로를 갖는 반도체 집적회로로서,
    상기 버퍼회로 또는 상기 버퍼회로와 디코더회로의 양쪽은
    (a) 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제1 부하,
    (b) 상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    (c) 상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 제3 노드를 전기적으로 접속하는 논리회로,
    (d) 소오스-드레인경로가 상기 제2 노드와 제3 노드 사이에 마련되고 게이트가 제1 노드에 접속되는 기준 전계효과 트랜지스터 및,
    (e) 상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 기준 전계효과 트랜지스터를 구동하는 구동회로로 구성되는 반도체 논리회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  10. 입력신호에 따라 진 및 그의 상보신호를 출력하는 버퍼회로 및 상기 버퍼회로의 출력에 따라 디코드되는 디코더회로를 갖는 반도체 집적회로로서,
    상기 버퍼회로와 디코더회로중의 어느 한쪽 또는 상기 버퍼회로와 디코더회로의 양쪽은
    (a) 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제1 부하,
    (b) 상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    (c) 상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1노드와 제3 노드를 전기적으로 접속하는 논리회로,
    (d) 소오스-드레인경로가 상기 제2 노드와 제3 노드 사이에 마련되고 게이트가 제1 노드에 접속되는 기준 전계효과 트랜지스터,
    (e) 상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 기준 전계효과 트랜지스터를 구동하는 구동회로,
    (f) 소오스-드레인경로가 상기 제1 노드와 논리회로 사이에 마련되고 게이트가 제2 노드에 접속되는 제1 귀환용 전계효과 트랜지스터 및,
    (g) 소오스-드레인경로가 상기 제2 노드와 기준 전계효과 트랜지스터 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 제2 귀환용 전계효과 트랜지스터로 구성되는 반도체 논리회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  11. 제9항에 있어서,
    상기 버퍼회로에서 진 및 그의 상보신호를 받고, 셀렉터신호에 의해 상기 진 또는 그의 상보신호중의 어느 하나를 상기 디코더회로로 출력하는 제1 논리회로와,
    상기 디코더회로를 활성화하는 제어신호를 출력하고 상기 제1 논리회로의 더미기능을 갖는 더미회로
    중의 어느 한쪽 또는 양쪽의 회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  12. 제10항에 있어서,
    상기 버퍼회로에서 진 및 그의 상보신호를 받고, 셀렉터신호에 의해 상기 진 또는 그의 상보신호중의 어느 하나를 상기 디코더회로로 출력하는 제1 논리회로와,
    상기 디코더회로를 활성화하는 제어신호를 출력하고 상기 제1 논리회로의 더미기능을 갖는 더미회로
    중의 어느 한쪽 또는 양쪽의 회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  13. 제9항에 있어서,
    상기 버퍼회로는 제1 제어신호에 의해 프리차지상태 및 평가상태로 제어되고, 상기 디코더회로가 제2 제어신호에 의해 프리차지상태 및 평가상태로 제어되는 것을 특징으로 하는 반도체 집적회로.
  14. 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제1 부하,
    상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로,
    소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 기준 전계효과 트랜지스터,
    상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 상기 기준 전계효과 트랜지스터를 구동하는 구동회로 및,
    상기 논리회로의 입력신호를 공급하는 선택회로를 갖고,
    상기 선택회로는 셀렉터신호에 의해 선택/비선택상태로 제어되고, 선택상태에서는 상기 선택회로의 입력신호에 따른 신호를 출력하고, 비선택상태에서는 이 출력된 신호를 상기 다른쪽의 전원전위 또는 비선택상태로 되기 직전의 전위로 유지하는 회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  15. 제14항에 있어서
    상기 선택회로는 패스 트랜지스터회로 또는 CMOS 및 BiCMOS의 논리합회로 및 논리곱회초와 센스회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  16. 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제1 부하,
    상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로,
    소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 기준 전계효과 트랜지스터,
    상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 상기 기준 전계효과 트랜지스터를 구동하는 구동회로,
    소오스-드레인경로가 상기 제1 노드와 상기 논리회로 사이에 마련되고 게이트가 상기 제2 노드에 접속되는 제1 귀환용 전계효과 트랜지스터,
    소오스-드레인경로가 상기 제2 노드와 상기 기준 전계효과 트랜지스터 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 제2 귀환용 전계효과 트랜지스터 및,
    상기 논리회로의 입력신호를 공급하는 선택회로를 갖고,
    상기 선택회로는 셀렉터신호에 의해 선택/비선택상태로 제어되고, 선택상태에서는 상기 선택회로의 입력신호에 따라 선택된 신호를 출력하고, 비선택상태에서는 이 출력된 신호를 상기 다른쪽의 전원전위 또는 비선택상태로 되기 직전의 전위로 유지하는 회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  17. 제16항에 있어서,
    상기 선택회로는 패스 트랜지스터회로 또는 CMOS 및 BiCMOS의 논리합회로 및 논리곱회로와 센스회로를 갖는 것을 특징으로 하는 반도체 집적회로.
  18. 제3항에 있어서,
    상기 구동회로는 그의 출력이 상기 제3 노드에 접속되는 인버터회로로 구성되어 있는 것을 특징으로 하는 반도체 논리회로.
  19. 제1항에 있어서
    상기 전계효과 트랜지스터가 MOS구조의 전계효과 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 논리회로.
  20. 제3항에 있어서,
    상기 전계효과 트랜지스터가 MOS구조의 전계효과 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 논리회로.
  21. 한쪽의 전원전위와 제1 노드 사이에 마련되고 제어신호로 구동되는 제1 부하,
    상기 한쪽의 전원전위와 제2 노드 사이에 마련되고 상기 제어신호로 구동되는 제2 부하,
    상기 제1 노드와 제3 노드 사이에 마련되고 여러개의 입력신호에 따라서 상기 제1 노드와 상기 제3 노드를 전기적으로 접속하는 논리회로.
    소오스-드레인경로가 상기 제2 노드와 상기 제3 노드 사이에 마련되고 게이트가 상기 제1 노드에 접속되는 기준 전계효과 트랜지스터 및,
    상기 제3 노드와 다른쪽의 전원전위 사이에 마련되고 상기 제어신호에 따라서 상기 논리회로와 상기 기준 전계효과 트랜지스터를 구동하는 구동회로를 찾는 반도체 논리회로로서,
    상기 논리회로는 소오스-드레인경로가 상기 제1 노드와 상기 제3 노드 사이에 마련되고 게이트에 상기 입력신호가 접속되는 1개의 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 논리회로.
  22. 제3항에 있어서
    상기 논리회로는 소오스-드레인경로가 상기 제1 귀환용 전계효과 트랜지스터의 소오스와 제3 노드 사이에 마련되고 게이트에 상기 입력신호가 접속되는 1개의 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 논리회로.
  23. 제10항에 있어서,
    상기 버퍼회로가 제1 제어신호에 의해 프리차지상태 및 평가상태로 제어되고, 상기 디코더회로가 제2 제어신호에 의해 프리차지상태 및 평가상태로 제어되는 것을 특징으로 하는 반도체 집적회로.
  24. 제3항에 있어서,
    상기 입력신호는 제1 입력신호와 제2 입력신호를 갖고,
    상기 논리회로는 상기 제1 입력신호를 게이트에서 받는 제1 전계효과 트랜지스터와 상기 제2 입력신호를 게이트에서 받는 제2 전계효과 트랜지스터를 갖고,
    상기 제1 전계효과 트랜지스터의 소오스가 제2 전계효과 트랜지스터의 드레인에 접속되어 직렬 접속되어 이루어지는 것을 특징으로 하는 반도체 논리회로.
  25. 제1항에 있어서,
    상기 입력신호는 제1 입력신호와 제2 입력신호를 갖고,
    상기 논리회로는 상기 제1 입력신호를 게이트에서 받는 제1 전계효과 트랜지스터와 상기 제2 입력신호를 게이트에서 받는 제2 전계효과 트랜지스터를 갖고,
    상기 제1 전계효과 트랜지스터의 소오스 및 드레인이 제2 전계효과 트랜지스터의 소오스 및 드레인에 각각 접속되어 병렬 접속되는 것을 특징으로 하는 반도체 논리회로.
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