JP2728026B2 - 電流モード半導体集積回路 - Google Patents
電流モード半導体集積回路Info
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- JP2728026B2 JP2728026B2 JP7111730A JP11173095A JP2728026B2 JP 2728026 B2 JP2728026 B2 JP 2728026B2 JP 7111730 A JP7111730 A JP 7111730A JP 11173095 A JP11173095 A JP 11173095A JP 2728026 B2 JP2728026 B2 JP 2728026B2
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Description
【０００１】
【産業上の利用分野】本発明は、バッファやインバータ
として使用される電流モード半導体集積回路に関し、特
にＭＯＳ電流モード半導体集積回路に関する。
として使用される電流モード半導体集積回路に関し、特
にＭＯＳ電流モード半導体集積回路に関する。
【０００２】
【従来の技術】従来バッファやインバータ等に使用され
る差動増幅回路型の電流モードの半導体集積回路では、
例えば図２に示すＭＯＳ電流モード半導体集積回路のよ
うに、入力端子ＩＮ２０１およびＩＮＢ２０２より差動
信号を入力するｎＭＯＳトランジスタ２１および２２
と、入力端子ＲＦＮ２０３に適当な電圧を加えることに
より定電流源となるｎＭＯＳトランジスタ２３および入
力端子ＲＦＰ２０４に適当な電圧を加えて所望の振幅を
得るための負荷として使用するｐＭＯＳトランジスタ２
４および２５とを有している。
る差動増幅回路型の電流モードの半導体集積回路では、
例えば図２に示すＭＯＳ電流モード半導体集積回路のよ
うに、入力端子ＩＮ２０１およびＩＮＢ２０２より差動
信号を入力するｎＭＯＳトランジスタ２１および２２
と、入力端子ＲＦＮ２０３に適当な電圧を加えることに
より定電流源となるｎＭＯＳトランジスタ２３および入
力端子ＲＦＰ２０４に適当な電圧を加えて所望の振幅を
得るための負荷として使用するｐＭＯＳトランジスタ２
４および２５とを有している。
【０００３】次に動作について説明する。正の電源電圧
ＶDDを電源端子２０７に、所望の定電流と振幅を得るた
めの電圧を入力端子ＲＦＮ２０３および入力端子ＲＦＰ
２０４に与えた状態において、まず、入力端子ＩＮ２０
１に“Ｈｉｇｈ”の、入力端子ＩＮＢ２０２に“Ｌｏ
ｗ”の信号を入力する。するとｎＭＯＳトランジスタ２
１はＯＮとなり定電流源トランジスタ２３と同量の電流
が流れ、出力端子ＯＵＴＢ２０５からは「ＶDD−所望振
幅」の“Ｌｏｗ”信号が出力され、一方ｎＭＯＳトラン
ジスタ２２はＯＦＦとなり出力端子ＯＵＴ２０６からは
ＶDDと同レベルの“Ｈｉｇｈ”信号が出力される。
ＶDDを電源端子２０７に、所望の定電流と振幅を得るた
めの電圧を入力端子ＲＦＮ２０３および入力端子ＲＦＰ
２０４に与えた状態において、まず、入力端子ＩＮ２０
１に“Ｈｉｇｈ”の、入力端子ＩＮＢ２０２に“Ｌｏ
ｗ”の信号を入力する。するとｎＭＯＳトランジスタ２
１はＯＮとなり定電流源トランジスタ２３と同量の電流
が流れ、出力端子ＯＵＴＢ２０５からは「ＶDD−所望振
幅」の“Ｌｏｗ”信号が出力され、一方ｎＭＯＳトラン
ジスタ２２はＯＦＦとなり出力端子ＯＵＴ２０６からは
ＶDDと同レベルの“Ｈｉｇｈ”信号が出力される。
【０００４】また、入力端子ＩＮ２０１に“Ｌｏｗ”
の、入力端子ＩＮＢ２０２に“Ｈｉｇｈ”の信号を入し
た場合にはｎＭＯＳトランジスタ２１がＯＦＦに、ｎＭ
ＯＳトランジスタ２２がＯＮとなり、出力端子ＯＵＴ２
０６からは“Ｌｏｗ”信号が、出力端子ＯＵＴＢ２０５
からは“Ｈｉｇｈ”信号が出力される。
の、入力端子ＩＮＢ２０２に“Ｈｉｇｈ”の信号を入し
た場合にはｎＭＯＳトランジスタ２１がＯＦＦに、ｎＭ
ＯＳトランジスタ２２がＯＮとなり、出力端子ＯＵＴ２
０６からは“Ｌｏｗ”信号が、出力端子ＯＵＴＢ２０５
からは“Ｈｉｇｈ”信号が出力される。
【０００５】
【発明が解決しようとする課題】従来のバッファやイン
バータ等に使用される差動増幅回路型の電流モード半導
体集積回路では、入力端子に必ず差動信号を入力する必
要があるため２本のペアで入力配線を実施する必要があ
った。また、２本のペア配線を実施する場合差動の信号
間にスキュー差を無くす必要があり、配線領域に制約が
あるときには配線が困難であった。
バータ等に使用される差動増幅回路型の電流モード半導
体集積回路では、入力端子に必ず差動信号を入力する必
要があるため２本のペアで入力配線を実施する必要があ
った。また、２本のペア配線を実施する場合差動の信号
間にスキュー差を無くす必要があり、配線領域に制約が
あるときには配線が困難であった。
【０００６】本発明の目的は、差動トランジスタの入力
回線が１本で配線が容易な、バッファやインバータ等に
使用される電流モードの半導体集積回路を提供すること
にある。
回線が１本で配線が容易な、バッファやインバータ等に
使用される電流モードの半導体集積回路を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明の電流モード半導
体集積回路は、以下の構成となっている。
体集積回路は、以下の構成となっている。
【０００８】ＨｉｇｈもしくはＬｏｗ信号が差動トラン
ジスタのゲート端子に入力され、一対の差動トランジス
タのドレーンを差動出力とする差動増幅回路型の電流モ
ード半導体集積回路であって、差動増幅回路は、第１の
ｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジス
タと、差動トランジスタとしての第１のｎＭＯＳトラン
ジスタおよび第２のｎＭＯＳトランジスタと、定電流源
となる第３のｎＭＯＳトランジスタとからなり、第１の
ｐＭＯＳトランジスタと第２のｐＭＯＳトランジスタの
各ゲートには第１の所望の外部電圧が共通に印加される
とともに各ドレインには電源出力が印加されており、第
１のｎＭＯＳトランジスタおよび第２のｎＭＯＳトラン
ジスタの各ソースは共通に第３のｎＭＯＳトランジスタ
を介して接地され、第１のｎＭＯＳトランジスタおよび
第２のｎＭＯＳトランジスタの各ドレインは第１のｐＭ
ＯＳトランジスタおよび第２のｐＭＯＳトランジスタの
ソースと第１の外部出力端子および第２の外部出力端子
にそれぞれ接続され、第１のｎＭＯＳトランジスタのゲ
ートは外部入力端子に接続され、第２のｎＭＯＳトラン
ジスタのゲートは第１のｎＭＯＳトランジスタのドレイ
ンに接続され、第３のｎＭＯＳトランジスタのゲートに
は第２の所望の外部電圧が印加されている。 また、第１
のｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジ
スタを所定の抵抗値を持った第１の抵抗および第２の抵
抗に置換してもよい。
ジスタのゲート端子に入力され、一対の差動トランジス
タのドレーンを差動出力とする差動増幅回路型の電流モ
ード半導体集積回路であって、差動増幅回路は、第１の
ｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジス
タと、差動トランジスタとしての第１のｎＭＯＳトラン
ジスタおよび第２のｎＭＯＳトランジスタと、定電流源
となる第３のｎＭＯＳトランジスタとからなり、第１の
ｐＭＯＳトランジスタと第２のｐＭＯＳトランジスタの
各ゲートには第１の所望の外部電圧が共通に印加される
とともに各ドレインには電源出力が印加されており、第
１のｎＭＯＳトランジスタおよび第２のｎＭＯＳトラン
ジスタの各ソースは共通に第３のｎＭＯＳトランジスタ
を介して接地され、第１のｎＭＯＳトランジスタおよび
第２のｎＭＯＳトランジスタの各ドレインは第１のｐＭ
ＯＳトランジスタおよび第２のｐＭＯＳトランジスタの
ソースと第１の外部出力端子および第２の外部出力端子
にそれぞれ接続され、第１のｎＭＯＳトランジスタのゲ
ートは外部入力端子に接続され、第２のｎＭＯＳトラン
ジスタのゲートは第１のｎＭＯＳトランジスタのドレイ
ンに接続され、第３のｎＭＯＳトランジスタのゲートに
は第２の所望の外部電圧が印加されている。 また、第１
のｐＭＯＳトランジスタおよび第２のｐＭＯＳトランジ
スタを所定の抵抗値を持った第１の抵抗および第２の抵
抗に置換してもよい。
【０００９】
【作用】第１の差動トランジスタの入力端子に“Ｈｉｇ
ｈ”信号を入力すると、第１の差動トランジスタはＯＮ
となり、定電流源トランジスタと同量の電流が流れ第１
の差動トランジスタ側の外部出力端子は「ＶDD−所望振
幅」の“Ｌｏｗ”信号を出力する。従って同じ外部出力
をゲート電圧として入力する第２の差動トランジスタは
ＯＦＦとなり、第２の差動トランジスタ側の回路の外部
出力端子はＶDDと同レベルの“Ｈｉｇｈ”信号を出力す
る。
ｈ”信号を入力すると、第１の差動トランジスタはＯＮ
となり、定電流源トランジスタと同量の電流が流れ第１
の差動トランジスタ側の外部出力端子は「ＶDD−所望振
幅」の“Ｌｏｗ”信号を出力する。従って同じ外部出力
をゲート電圧として入力する第２の差動トランジスタは
ＯＦＦとなり、第２の差動トランジスタ側の回路の外部
出力端子はＶDDと同レベルの“Ｈｉｇｈ”信号を出力す
る。
【００１０】また、第１の差動トランジスタの入力端子
に“Ｌｏｗ”信号を入力すると、第１の差動トランジス
タはＯＦＦとなり、第１の差動トランジスタ側の外部出
力端子はＶDDと同レベルの“Ｈｉｇｈ”信号を出力す
る。従って同じ外部出力をゲート電圧として入力する第
２の差動トランジスタはＯＮとなり、第２の差動トラン
ジスタ側の外部出力端子は「ＶDD−所望振幅」の“Ｌｏ
ｗ”信号を出力する。
に“Ｌｏｗ”信号を入力すると、第１の差動トランジス
タはＯＦＦとなり、第１の差動トランジスタ側の外部出
力端子はＶDDと同レベルの“Ｈｉｇｈ”信号を出力す
る。従って同じ外部出力をゲート電圧として入力する第
２の差動トランジスタはＯＮとなり、第２の差動トラン
ジスタ側の外部出力端子は「ＶDD−所望振幅」の“Ｌｏ
ｗ”信号を出力する。
【００１１】ＭＯＳ電流モード半導体集積回路を使用す
ることによってＦＥＴの特徴である高入力インピーダン
ス等の効果が得られ、所望の振幅を得る負荷としてｐＭ
ＯＳトランジスタを用いることによって出力の振幅を可
変とすることができる。
ることによってＦＥＴの特徴である高入力インピーダン
ス等の効果が得られ、所望の振幅を得る負荷としてｐＭ
ＯＳトランジスタを用いることによって出力の振幅を可
変とすることができる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は、本発明の実施例のＭＯＳ電流モー
ド（以下ＭＣＭＬと略す）半導体集積回路の回路構成図
である。
ド（以下ＭＣＭＬと略す）半導体集積回路の回路構成図
である。
【００１４】本発明のＭＣＭＬ半導体集積回路は、図１
に示すように、入力端子ＩＮ１０１より信号を入力する
ｎＭＯＳトランジスタ１１と、入力端子ＲＦＮ１０３に
適当な電圧を印加することにより定電流源となるｎＭＯ
Ｓトランジスタ１３および入力端子ＲＦＰ１０４に適当
な電圧を印加して、所望の振幅を得るための負荷として
使用するｐＭＯＳトランジスタ１４および１５と、トラ
ンジスタ１４のソースをゲート電圧として入力するｎＭ
ＯＳトランジスタ１２を有している。
に示すように、入力端子ＩＮ１０１より信号を入力する
ｎＭＯＳトランジスタ１１と、入力端子ＲＦＮ１０３に
適当な電圧を印加することにより定電流源となるｎＭＯ
Ｓトランジスタ１３および入力端子ＲＦＰ１０４に適当
な電圧を印加して、所望の振幅を得るための負荷として
使用するｐＭＯＳトランジスタ１４および１５と、トラ
ンジスタ１４のソースをゲート電圧として入力するｎＭ
ＯＳトランジスタ１２を有している。
【００１５】次に動作について説明する。正の電源電圧
ＶDDを電源端子１０７に、所望の定電流と振幅を得るた
めの電圧を入力端子ＲＦＮ１０３と入力端子ＲＦＰ１０
４に印加した状態において、入力端子ＩＮ１０１に“Ｈ
ｉｇｈ”信号を入力すると、ｎＭＯＳトランジスタ１１
はＯＮとなり、定電流源トランジスタ１３と同量の電流
が流れｐＭＯＳトランジスタ１４のソースである出力端
子ＯＵＴＢ１０５は「ＶDD−所望振幅」の“Ｌｏｗ”信
号を出力する。従って同じｐＭＯＳトランジスタ１４の
ソースをゲート電圧として入力するｎＭＯＳトランジス
タ１２はＯＦＦとなり、ｐＭＯＳトランジスタ１５のソ
ースである出力端子ＯＵＴ１０６はＶDDと同レベルの
“Ｈｉｇｈ”信号を出力する。
ＶDDを電源端子１０７に、所望の定電流と振幅を得るた
めの電圧を入力端子ＲＦＮ１０３と入力端子ＲＦＰ１０
４に印加した状態において、入力端子ＩＮ１０１に“Ｈ
ｉｇｈ”信号を入力すると、ｎＭＯＳトランジスタ１１
はＯＮとなり、定電流源トランジスタ１３と同量の電流
が流れｐＭＯＳトランジスタ１４のソースである出力端
子ＯＵＴＢ１０５は「ＶDD−所望振幅」の“Ｌｏｗ”信
号を出力する。従って同じｐＭＯＳトランジスタ１４の
ソースをゲート電圧として入力するｎＭＯＳトランジス
タ１２はＯＦＦとなり、ｐＭＯＳトランジスタ１５のソ
ースである出力端子ＯＵＴ１０６はＶDDと同レベルの
“Ｈｉｇｈ”信号を出力する。
【００１６】また、入力端子ＩＮ１０１に“Ｌｏｗ”信
号を入力すると、ｎＭＯＳトランジスタ１１はＯＦＦと
なり、ｐＭＯＳトランジスタ１４のソースである出力端
子ＯＵＴＢはＶDDと同レベルの“Ｈｉｇｈ”信号を出力
する。従って同じｐＭＯＳトランジスタ１４のソースを
ゲート電圧として入力するｎＭＯＳトランジスタ１２は
ＯＮとなり、ｐＭＯＳトランジスタ１５のソース出力端
子であるＯＵＴ１０６は「ＶDD−所望振幅」の“Ｌｏ
ｗ”信号を出力する。
号を入力すると、ｎＭＯＳトランジスタ１１はＯＦＦと
なり、ｐＭＯＳトランジスタ１４のソースである出力端
子ＯＵＴＢはＶDDと同レベルの“Ｈｉｇｈ”信号を出力
する。従って同じｐＭＯＳトランジスタ１４のソースを
ゲート電圧として入力するｎＭＯＳトランジスタ１２は
ＯＮとなり、ｐＭＯＳトランジスタ１５のソース出力端
子であるＯＵＴ１０６は「ＶDD−所望振幅」の“Ｌｏ
ｗ”信号を出力する。
【００１７】以上のごとく、入力端子ＩＮ１０１に“Ｈ
ｉｇｈ”信号を入力するのみで出力端子ＯＵＴＢ１０５
は“Ｌｏｗ”信号を出力し、出力端子ＯＵＴ１０６は
“Ｈｉｇｈ”信号を出力する。また、入力端子ＩＮ１０
１に“Ｌｏｗ”信号を入力するのみで出力端子ＯＵＴＢ
１０５は“Ｈｉｇｈ”信号を出力し、出力端子ＯＵＴ１
０６は“Ｌｏｗ”信号を出力する。
ｉｇｈ”信号を入力するのみで出力端子ＯＵＴＢ１０５
は“Ｌｏｗ”信号を出力し、出力端子ＯＵＴ１０６は
“Ｈｉｇｈ”信号を出力する。また、入力端子ＩＮ１０
１に“Ｌｏｗ”信号を入力するのみで出力端子ＯＵＴＢ
１０５は“Ｈｉｇｈ”信号を出力し、出力端子ＯＵＴ１
０６は“Ｌｏｗ”信号を出力する。
【００１８】また、本実施例では所望の振幅を得る負荷
としてｐＭＯＳトランジスタを用い印加する電圧によっ
て負荷を可変としたが、負荷を一定としてよい場合はト
ランジスタに変えて抵抗を負荷としてもよい。
としてｐＭＯＳトランジスタを用い印加する電圧によっ
て負荷を可変としたが、負荷を一定としてよい場合はト
ランジスタに変えて抵抗を負荷としてもよい。
【００１９】
【発明の効果】以上説明したように本発明は、バッファ
やインバータとして使用するＭＣＭＬ半導体集積回路に
おいて、一方の差動トランジスタのゲートが他の差動ト
ランジスタ側の出力端子に接続されているので、従来例
と同様の出力を得ながら入力信号を１本にできるという
効果を有する。
やインバータとして使用するＭＣＭＬ半導体集積回路に
おいて、一方の差動トランジスタのゲートが他の差動ト
ランジスタ側の出力端子に接続されているので、従来例
と同様の出力を得ながら入力信号を１本にできるという
効果を有する。
【００２０】また、これにより差動信号の入力のスキュ
ー差をなくするために、２本の入力配線の等長配線を考
慮する必要がなくなり、容易に配線が実施できる。
ー差をなくするために、２本の入力配線の等長配線を考
慮する必要がなくなり、容易に配線が実施できる。
【００２１】ＭＣＭＬ半導体集積回路を使用することに
よってＦＥＴの特徴である高入力インピーダンス等の効
果が得られ、所望の振幅を得る負荷としてｐＭＯＳトラ
ンジスタを用いることによって出力の振幅を可変とする
ことができる。
よってＦＥＴの特徴である高入力インピーダンス等の効
果が得られ、所望の振幅を得る負荷としてｐＭＯＳトラ
ンジスタを用いることによって出力の振幅を可変とする
ことができる。
【図１】本発明の実施例のＭＯＳ電流モード半導体集積
回路の回路図である。
回路の回路図である。
【図２】従来のＭＯＳ電流モード半導体集積回路の回路
図である。
図である。
１１、２１ 差動動作用の第１のｎＭＯＳトランジス
タ １２、２２ 差動動作用の第２のｎＭＯＳトランジス
タ １３、２３ 定電流源用の第３のｎＭＯＳトランジス
タ １４、２４ 負荷用の第１のｐＭＯＳトランジスタ １５、２５ 負荷用の第２のｐＭＯＳトランジスタ １０１、２０１ 入力端子ＩＮ ２０２ 入力端子ＩＮＢ １０３、２０３ 入力端子ＲＦＮ １０４、２０４ 入力端子ＲＦＰ １０５、２０５ 第１の出力端子ＯＵＴＢ １０６、２０６ 第２の出力端子ＯＵＴ １０７、２０７ 電源入力端子ＶDD
タ １２、２２ 差動動作用の第２のｎＭＯＳトランジス
タ １３、２３ 定電流源用の第３のｎＭＯＳトランジス
タ １４、２４ 負荷用の第１のｐＭＯＳトランジスタ １５、２５ 負荷用の第２のｐＭＯＳトランジスタ １０１、２０１ 入力端子ＩＮ ２０２ 入力端子ＩＮＢ １０３、２０３ 入力端子ＲＦＮ １０４、２０４ 入力端子ＲＦＰ １０５、２０５ 第１の出力端子ＯＵＴＢ １０６、２０６ 第２の出力端子ＯＵＴ １０７、２０７ 電源入力端子ＶDD
Claims (2)
- 【請求項１】 ＨｉｇｈもしくはＬｏｗ信号が差動トラ
ンジスタのゲート端子に入力され、一対の差動トランジ
スタのドレーンを差動出力とする差動増幅回路型の電流
モード半導体集積回路であって、 前記差動増幅回路は、 第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳトラ
ンジスタと、 差動トランジスタとしての第１のｎＭＯＳトランジスタ
および第２のｎＭＯＳトランジスタと、 定電流源となる第３のｎＭＯＳトランジスタと、からな
り、 前記第１のｐＭＯＳトランジスタと第２のｐＭＯＳトラ
ンジスタの各ゲートには第１の所望の外部電圧が共通に
印加されるとともに各ドレインには電源出力が印加され
ており、 前記第１のｎＭＯＳトランジスタおよび第２のｎＭＯＳ
トランジスタの各ソースは共通に第３のｎＭＯＳトラン
ジスタを介して接地され、 前記第１のｎＭＯＳトランジスタおよび第２のｎＭＯＳ
トランジスタの各ドレインは前記第１のｐＭＯＳトラン
ジスタおよび第２のｐＭＯＳトランジスタのソースと第
１の外部出力端子および第２の外部出力端子にそれぞれ
接続され、 前記第１のｎＭＯＳトランジスタのゲートは外部入力端
子に接続され、 前記第２のｎＭＯＳトランジスタのゲートは前記第１の
ｎＭＯＳトランジスタのドレインに接続され、 前記第３のｎＭＯＳトランジスタのゲートには第２の所
望の外部電圧が印加されていることを特徴とする電流モ
ード半導体集積回路。 - 【請求項２】 請求項１記載の電流モード半導体集積回
路において、 前記第１のｐＭＯＳトランジスタおよび第２のｐＭＯＳ
トランジスタを所定の抵抗値を持った第１の抵抗および
第２の抵抗に置換したことを特徴とする電流モード半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111730A JP2728026B2 (ja) | 1995-05-10 | 1995-05-10 | 電流モード半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111730A JP2728026B2 (ja) | 1995-05-10 | 1995-05-10 | 電流モード半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307243A JPH08307243A (ja) | 1996-11-22 |
| JP2728026B2 true JP2728026B2 (ja) | 1998-03-18 |
Family
ID=14568729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111730A Expired - Fee Related JP2728026B2 (ja) | 1995-05-10 | 1995-05-10 | 電流モード半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728026B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW373174B (en) | 1996-09-20 | 1999-11-01 | Hitachi Ltd | Simultaneous semiconductor logical circuit |
| KR100954111B1 (ko) * | 2008-06-05 | 2010-04-23 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833318A (ja) * | 1981-08-20 | 1983-02-26 | Mitsubishi Electric Corp | シユミツト回路 |
| JPS5883247A (ja) * | 1981-11-13 | 1983-05-19 | Fuji Photo Film Co Ltd | イオン活量測定器具 |
-
1995
- 1995-05-10 JP JP7111730A patent/JP2728026B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08307243A (ja) | 1996-11-22 |
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