KR940008076A - 반도체 집적회로 장치의 입력 회로 - Google Patents

반도체 집적회로 장치의 입력 회로 Download PDF

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KR940008076A
KR940008076A KR1019930018699A KR930018699A KR940008076A KR 940008076 A KR940008076 A KR 940008076A KR 1019930018699 A KR1019930018699 A KR 1019930018699A KR 930018699 A KR930018699 A KR 930018699A KR 940008076 A KR940008076 A KR 940008076A
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가쯔시 아사히나
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기다오까 다까시
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Abstract

레벨 시프트회로(LS1)가 입력신호 단자(3)에서의 입력신호와 기준전압단자(4)에서의 기준전압에 정전압을 더해서 신호를 출력하고, 이 신호들은 차례로 복수의 직렬된 제1 및 제2의 차동 증폭기회로 (Dif1,Dif2)의 수단에 의해 증폭되어지며, 증폭된 입력신호와 증폭된 기준전압 사이의 차이는 CMOS 인버터회로(In1)에 인가되어지고, 그 차이에 응답하여 전원전위(VDD) 또는 접지 전위(VSS)를 차례로 출력하고, 신호전압에서 약간 변하는 이진 입력신호에 응답하여 고속동작을 하고 기준전압의 변화에 무관하게 정상동작을 하는 반도체 집적회로의입력회로에 대하여 발표하였다.

Description

반도체 집적회로 장치의 입력 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 반도체 집적회로 장치의 입력회로를 표시하는 회로도.
제2도는 제1실시예의 입력회로에 사용한 전압변환회로의 다른 모드를 표시하는 회로도.
제3도는 제1실시예의 입력회로에 사용한 차동 증폭기회로의 다른 모드를 표시하는 회로도.
제4도는 본 발명의 제2실시예에 의한 반도체 집적회로 장치의 입력 회로를 표시하는 회로도.
제5도는 제2실시예의 입력회로에 사용한 제1의 차동 증폭기회로의 다른 모드를 표시하는 회로도.
제6도는 제2실시예의 입력회로에 사용한 제2의 차동 증폭기회로의 다른 모드를 표시하는 회로도.

Claims (38)

  1. 이진 신호를 받고 이진 신호에 응답하여 제1의 전위 또는 제1의 전위보다 큰 제2의 전위를 출력하는 반도체 집적회로 장치의 입력회로는 상기의 이진 입력신호를 받는 입력단자와; 논리 상태의 판별을 위해 기준으로 동작하는 기준 전압을 받는 기준 전압 입력단자와; 상기의 입력단자와 상기의 기준 정압 입력단자에 접속되어서 상기의 입력신호와 상기의 기준전압이 각각 소정의 전압만큼 시프트되는 전압 변환을 행하여 신호를 출력하는 전압 변환회로와; 상기의 입력신호와 상기의 기준전압사이의 차이를 증폭하여 증폭된 차이를 출력하기 위하여 상기의 전압 변환회로의 출력신호를 받는 제1 및 제2의 차동 입력을 각각 가지는 적어도 하나의 종속 접속된 차동증폭기회로와; 상기의 차동 증폭기회로의 출력과 연결된 입력과 상기의 차동 증폭기 회로의 출력에 응답하여 상기의 제1 또는 제2의 전위를 출력하기 위한 출력을 가지는 CMOS 인버터회로와; 상기의 CMOS 인버터회로의 상기의 출력에 연결된 출력단자로 구성된 입력회로.
  2. 제1항에 있어서, 상기의 차동 증폭기회로는 복수의 종속 접속된 차동 증폭기회로를 포함하는 입력회로.
  3. 제2항에 있어서,상기의 복수의 차동 층폭기회로는 NMOS 전류 미러부하를 가지는 CMOS 차동증폭회로를 포함하는 입력회로.
  4. 제3항에 있어서, NMOS 전류 미러부하를 가지는 상기의 CMOS차동 증폭기회로는 (a)상기의 제2의 전위에 연결된 소스 전극과 상기의 제1의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제1의 PMOS 트랜지스터와, 상기의 제2의 전위에 연결된 소스 전극과 상기의 제2의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제2의 PMOS 트랜지스터와; 상기의 제1의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제1의 NMOS 트랜지스터와; 상기의 제1의 NMOS 트랜지스터의 상기의 게이트 전극과 상기의 제2의 PMOS트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제2의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극을 가지는 제2의 NMOS 트랜지스터를 포함하는 제1의 차동 증폭기회로와; (b)상기의 제2의전위에 연결된 소스 전극과 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제3의 PMOS 트랜지스터와; 상기의 제2의 전위에 연결된 소스 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 PMOS 트랜지스터와;상기의 제3의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스전극과 게이트 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제3의 NMOS 트랜지스터의 상기의 게이트 전극과 상기의 제4의 PMOS 트랜지스터의 상기의 드레인 전극과 연결된 게이트 전극과 상기의 제4의 PMOS 트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극을 가지는 제4의 NMOS 트랜지스터를 포함하는 제2의 차동 증폭기회로 포함하는 입력회로.
  5. 제4항에 있어서, 상기의 입력 단자에 입력되는 상기의 입력 신호와 상기의 기준 전압 입력 단자에 입력되는 상기의 기준 정압의 양자가 상기의 제2의 전위보다 상기의 제1전위에 보다 가까운 레벨에 있을때 사용되는 상기의 입력회로에서, 상기의 전압 변환회로가 상기의 입력 단자에 연결된 게이트 전극과 상기의 제1의 차동 입력에 연결되며 소정의 전류를 받는 소스 전극과 상기의 제1의 전위에 연결되 드레인 전극을 가지는 제5위 PMOS 트랜지스터와; 상기의 기준 전압 입력 단자에 연결되는 게이트 전극과 상기의 제2의 차동 입력에 연결되며 소정의 전류를 받는 소스 전극과 상기의 제1의 전위에 연결된 드레인 전극을 가지는 제6의 PMOS 트랜지스터를 포함하는 입력회로.
  6. 제5항에 있어서, 상기의 전압 변환회로가 소정의 전위를 출력하기 위한 바이어스 전압 발생회로와; 상기의 제5의 PMOS 트랜지스터의 상기의 소스 전극에 상기의 소정의 전류를 인가하기 위하여, 상기의 바이어스 전압 발생회로로부터 상기의 소정의 전위를 받는 게이트 전극과 상기의 제2의 전위에 연결된 소스 전극과 상기의 제5의 PMOS 트랜지스터의 상기의 소스 전극에 연결된 드레인 전극을 가지는 제7의 PMOS 트랜지스터; 상기의 제6의 PMOS 트랜지스터의 상기의 소스 전극에 상기의 소정의 전류를 인가하기 위하여, 상기의 바이어스 전압 발생회로로부터 상기의 소정의 전위를 받는 게이트 전극과 상기의 제2의 전위에 연결된 소스 전극과 상기의 제6의 PMOS 트랜지스터의 상기의 소스 전극에 연결된 드레인 전극을 가지는 제8의 PMOS 트랜지스터를 포함하는 입력회로.
  7. 제6항에 있어서, 제어 신호를 받는 제어 신호 입력 단자와; 상기의 CMOS 인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제어 신호 입력 단자에 연결된 게이트 전극을 가지는 제5의 NMOS 트랜지스터를 포함하고, 상기의 전압 발생회로는 상기의 제어 신호 입력 단자로부터 상기의 제어 신호를 받아 상기의 소정의 전위로서 상기의 제1의 전위를 출력하기 위하여 상기의 제어 신호 입력 단자에 연결된 제어 함수를 가지는 바이어스 전압 발생회로를 포함하며, 상기의 제1의 차동증폭기회로는 상기의 제1 및 제2의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위 사이에 직렬로 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제9의 PMOS 트랜지스터를 포함하며, 상기의 제2의 차동 증폭기회로는 상기의 제3 및 제4의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위 사이에 직렬고 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제10의 PMOS트랜지스터를 포함하는 입력회로.
  8. 제4항에 있어서, 상기의 입력 단자에 입력되는 상기의 입력 신호와 상기의 기준 전압 입력 단자에 입력되어지는 상기의 기준 전압의 양자가 상기의 제1의 전위보다 상기의 제2의 전위에 가까운 레벨에 있을 때 사용되어지는 상기의 입력 회로에서 상기의 전압 변환회로가 상기의 입력 단자에 연결된 게이트 전극과 상기의 제1의 차동 입력에 연결되며 소정의 전류를 받는 소스 전극과 상기의 제2의 전위에 연결된 드레인 전극을 가지는 제5의 NMOS 트랜지스터와; 상기의 기준 전압 입력 단자에 연결된 게이트 전극과 상기의 제2의 차동 입력에 연결되며 소정의 전류를 받은 소스 전극과 상기의 제2의 전위에 연결된 드레인 전극을 가지는 제6의 NMOS 트랜지스터를 포함하는 입력회로.
  9. 제8항에 있어서, 상기의 전압 변환회로가 소정의 전위를 출력하기 위한 바이어스 전압 발생회로와; 상기의 제5의 NMOS 트랜지스터의 상기의 소스 전극에 상기의 소정의 전류를 인가하기 위하여 상기의 제5의 NMOS 트랜지스터의 상기의 소스 전극에 연결된 드렌인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 바이어스전압 발생회로로부터 상기의 소정의 전위를 받는 게이트 전극을 가지는 제7의 NMOS 트랜지스터와; 상기의 제6의 NMOS 트랜지스터의 상기의 소스 전극에 상기의 소정의 전류를 인가하기 위하여; 상기의 바이어스 전압회로로부터 상기의 소정의 전위를 받는 게이트 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제6의 NMOS 트랜지스터의 상기의 소스 전극에 연결된 드레인 전극을 가지는 제8의 NMOS 트랜지스터를 포함하는 입력회로.
  10. 제9항에 있어서, 제어신호를 받는 제어신호 입력단자와; 상기의 CMOS인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제9의 NMOS 트랜지스터를 포함하고, 상기의 바이어스 전압 발생회로는 상기의 제어신호 입력단자로부터 상기의 논리적으로 반전된 제어신호를 받아서 상기의 제2의 전위를 상기의 소정의 전위로서 출력하기 위하여 상기의 제어신호 입력단자에 연결된 제어 함수를 가지는 바이어스 전압 발생회로를 포함하며, 상기의 제1의 차동 증폭기회로는 상기의 제1 및 제2의 NMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위에 각각 직렬로 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제5의 NMOS 트랜지스터를 포함하며, 상기의 제2의 차동증폭기회로가 상기의 제3 및 제4의 NMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위사이에 직렬로 각각 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제6의 PMOS 트랜지스터를 포함하는 입력회로.
  11. 제2항에 있어서, 상기의 복수의 차동 증폭기회로가 PMOS전류 미러부하를 가지는 CMOS 차동 증폭기회로를 포함하는 입력회로.
  12. 제11항에 있어서, 상기의 PMOS전류 미러부하를 가지는 CMOS 차동 증폭기회로가 (a)상기의 제1의 전위에 연결된 소스 전극과 상기의 제1의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제1의 NMOS 트랜지스터와; 상기의 제1의 전위에 연결된 소스 전극과 상기의 제2의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제2의 NMOS 트랜지스터와; 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제1의 PMOS 트랜지스터와; 상기의 제1의 PMOS 트랜지스터의 상기의 게이트 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극을 가지는 제2의 PMOS 트랜지스터를 포함하는 제1의 차동 증폭기회로와; (b)상기의 제1의 전위에 연결된 소스 전극과 상기의 제1의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제1의 전위에 연결된 소스 전극과 상기의 제2의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 NMOS 트랜지스터와; 상기의 제3의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제3의 PMOS 트랜지스터와; 상기의 제3의 PMOS 트랜지스터의 상기의 게이트 전극과 상기의 제4의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극을 가지는 제4의 PMOS 트랜지스터를 포함하는 제2의 차동증폭기회로를 포함하는 입력회로.
  13. 제12항에 있어서, 상기의 입력단자에 입력되는 상기의 입력신호와 상기의 기준전압 입력단자에 입력되는 상기의 기준전압의 양자가 상기의 제2의 전위보다 상기의 제1의 전위에 보다 가까운 레벨에 있을때 사용되는 상기의 입력회로에서 상기의 전압 변환회로가 상기의 입력단자에 연결되는 게이트 전극과 상기의 제1의 차동입력에 연결되며 소정의 전류를 받는 소스 전극과 상기의 제1의 전위에 연결된 드레인 전극을 가지는 제5의 PMOS 트랜지스터와; 상기의 기준전압 입력단자에 연결된 게이트 전극과 상기의 제2의 차동입력에 연결되고 소정의 전류를 받는 소스 전극과 상기의 제1의 전위에 연결된 드레인 전극을 가지는 제6의 PMOS 트랜지스터를 포함하는 입력회로.
  14. 제13항에 있어서, 상기의 전압 변환회로가 소정의 전위를 출력하기 위한 바이어스 전압 발생회로와; 상기의 제5의 PMOS 트랜지스터의상기의 소스 전극에 상기의 소정의 전류를 인가하기 위하여 상기의 바이어스 전압 발생회로로부터 상기의 소정의 전위를 받는 게이트 전극과 상기의 제2의 전위에 연결된 소스 전극과 상기의 제5의 PMOS 트랜지스터의 상기의 소스전극에 연결된 드레인 전극을 가지는 제7의 PMOS 트랜지스터와; 상기의 제6의 PMOS 트랜지스터의 상기 소스 전극에 상기의 소정의 전류를 인가하기 위하여 상기의 바이어스 전압 발생회로로부터 상기의 소정의 전위를 받는 게이트 전극과 상기의 제2의 전위에 연결된 소스전극과 드레인 전극을 가지는 제8의 PMOS 트랜지스터를 포함하는 입력회로.
  15. 제14항에 있어서, 제어신호를 받는 제어신호 입력단자와; 상기의 CMOS 인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제5의 NMOS 트랜지스터를 포함하고, 상기의 바이어스 전압 발생회로는 상기의 제어신호 입력 단자로부터 상기의 제어신호를 받아서 상기의 제1의 전위를 상기의 소정의 전위로 출력하기 위하여 상기의 제어신호 입력단자에 연결된 제어함수를 가지는 바이어스 전압 발생회로를 포함하며, 상기의 제1의 차동 증폭기회로는 상기의 제1 및 제2의 PMOS 트랜지스터의 상기 소스 전극과 사이의 제2의 전위사이에 직렬로 연결되며 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제9의 PMOS 트랜지스터를 포함하며, 상기의 제2의 차동 증폭기회로가 상기의 제3 및 제4의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위사이에 직렬고 연결되며 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제10의 PMOS 트랜지스터를 포함하는 입력회로.
  16. 제12항에 있어서, 상기의 입력단자에 입력되는 상기의 입력신호와 상기의 기준전압 입력단자에 입력되는 상기의 기준전압의 양자가 상기의 제1의 전위보다 상기의 제2의 전위에 보다 가까운 레벨에 있을때 사용되어지는 상기의 입력회로에서, 상기의 전압 변환회로가 상기의 입력 단자에 연결된 게이트 전극과 상기의 제1의 차동입력에 연결되며 소정의 전류를 받는 소스 전극과 상기의 제2의 전위에 연결된 드레인 전극을 가지는 제5의 NMOS 트랜지스터와; 상기의 기준전압 입력단자에 연결된 게이트 전극과 상기의 제2의 차동입력에 연결되며 소정의 전류를 받는 소스 전극과 상기의 제2의 전위에 연결된 드레인 전극을 가지는 제6의 NMOS 트랜지스터를 포함하는 입력회로.
  17. 제16항에 있어서, 상기의 전압 변환회로가 소정의 전위를 출력하기 위한 바이어스 전압 발생회로와; 상기의 제5의 NMOS 트랜지스터의 상기의 소스 전극에 상기의 소정의 전류를 인가하기 위하여 상기의 바이어스 전압 발생회로로부터 상기의 소정의 전위를 받는 게이트 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제5의 NMOS 트랜지스터의 상기의 소스 전극에 연결된 드레인 전극을 가지는 제7의 NMOS 트랜지스터와; 상기의 제6의 NMOS 트랜지스터의 상기의 소스 전극에 상기의 소정의 전류를 인가하기 위하여 상기의 바이어스 전압 발생회로로부터 상기의 소정의 전위를 받는 게이트 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제6의 NMOS 트랜지스터의 상기의 소스 전극에 연결된 드레인 전극을 가지는 제8의 NMOS 트랜지스터를 포함하는 입력회로.
  18. 제17항에 있어서, 제어신호를 받는 제어신호 입력단자와; 상기의 CMOS 인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제어신호 입력 단자에 연결된 게이트 전극을 가지는 제9의 NMOS 트랜지스터를 포함하고, 상기의 바이어스 전압 발생회로는 상기의 제어신호 입력단자로부터 상기의 제어신호의 논리적으로 반전된 신호를 받아서 상기의 제2의 전위를 상기의 소정의 전위로서 출력하기 위하여 상기의 제어신호 입력단자에 연결된 제어 함수를 가지는 바이어스 전압 발생회로를 포함하며, 상기의 제1의 차동 증폭기회로는 상기의 제1 및 제2의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위 사이에 직렬로 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제5의 PMOS 트랜지스터를 포함하며, 상기의 제2의 차동 증폭기회로가 상기의 제3 및 제4의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위 사이에 직렬로 연결되고 상기의 제어 신호단자에 연결된 게이트 전극을 가지는 제6의 PMOS 트랜지스터를 포함하는 입력회로.
  19. 제 3항에 있어서, 상기의 NMOS 전류 미러부하를 가지는 상기의 CMOS 차등 증폭기회로가 (a)상기의 제 2의 전위에 연결된 소스 전극과 상기의 제1의 차등입력에 연결된 게이트 전극과 드레인 전극을 가지는 제1의PMOS트랜지스터와; 상기의 제2의 전위에 연결된 소스 전극과 상기의 제2의 차등입력에 연결된 게이트 전극과드레인 전극을 가지는 제2의 PMOS 트랜지스터와; 상기의 제1의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제1의 NMOS 트랜지스터와;상기의 제1의 NMOS 트랜지스터의 상기의 게이트 전극과 상기의 제2의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의전위에 연결된 소스 전극을 가지는 제2의 NMOS 트랜지스터를 포함하는 제1의 차등 증폭기회로와; (b) 상기의 제1의 전위에 연결된 소스 전극과 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과드레인 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제2의 전위에 연결된 소스 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 NMOS 트랜지스터와;상기의 제3의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상가의 제2의 전위에 연결된 소스전극과 게이트 전극을 가지는 제3의 PMOS 트랜지스터와; 상기의 제3의 PMOS 트랜지스터의 상기의 게이트 전극과 상기의 제4의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제4의 NMOS 트랜지스트랜지스터를 포함하는 제2의 자등 증폭기회로를 포함하는 입렵회로.
  20. 제1항에 있어서, 상기의 입력신호가 상기의 기준 전압보다 높을때 상기의 CMOS 인버터회로가 상기의 제1 또는 제2의 전위를 출력하고 상기의 입력신호가 상기의 기준 전압보다 낮을때 상기의 CMOS 인버터회로가 상기의 제1 또는 제2의 전위를 출력할 수 있도록 조정되는 상기의 입력회로에서 상기의 차동 증폭기회로는 차동모드 이득으로 나누어지 공통모드 이득이 상기의 기준전압의 변화에 대한 상기의 입력 신호의 진폭의 비보다 작도록 특성화되는 차동 증폭기회를 포함하는 입력회로.
  21. 제20항에 있어서, 상기의 차동 증폭기회로는 동일한 상호 컨더턴스를 가지는 PMOS 및 NMOS 트랜지스터를 포함하는 입력회로.
  22. 이진 신호를 받아서 상기의 이진 신호에 응답하여 제1의 전위 또는 상기의 제1의 전위보다 높은 제2의 전위를 출력하는 반도체 집적 회로의 입력 회로에서, 상기의 이진 입력신호를 받는 입력단자와; 논리 상태의 판별을 위하여 기준으로 사용하는 기준 전압을 받는 기준 전압 입력단자와; 상기의 입력단자와 상기의 기준 전압 입력단자에 연결된 제1 및 제2의 차동 입력을 각각 가지고 상기의 입력 신호와 상기의 기준 전압 사이의 차이를 증폭해서 증폭된 차이를 출력하는 제1의 차동 증폭기회로와; 증폭된 차이를 증폭하여 더욱더 큰 증폭된 차이를 출력하기 위하여 상기의 제1의 차동 증폭기회로에 연결된 적어도 하나의 제2의 종속 접속된 차동 증폭기 회로와; 상기의 제2의 차동 증폭기 회로의 출력에 연결된 입력과 상기의 제2의 차동 증폭기회로의 출력에 응답하여 상기의 제1 또는 제2의 전위를 출력하기 위하여 출력을 가지는 CMOS 인버터회로와; 상기의 CMOS 인버터회로의 상기의 출력에 연결된 출력단자를 포함하는 상기의 입력 회로.
  23. 제22항에 있어서, 상기의 제1의 차동 증폭기회로는 NMOS 전류 미러부하를 가지고, 상기의 제2의 전위에 연결된 소스 전극과 상기의 제1의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제1의 PMOS 트랜지스터와; 상기의 제2의 전위에 연결된 소스 전극과 상기의 제2의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제2의 PMOS 트랜지스터와; 상기의 제1의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제1의 NMOS 트랜지스터와; 상기의 제1의 NMOS 트랜지스터의 상기의 게이트 전극과 상기의 제2의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제2의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스전극을 가지는 제2의 NMOS 트랜지스터를 가지는 CMOS 차동 증폭기회로를 포함하는 입력회로.
  24. 제23항에 있어서, 상기의 제2의 차동 증폭기회로는 NMOS 전류 미러부하를 가지고, 상기의 제2의 전위에 연결된 소스 전극과 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제3의 PMOS 트랜지스터와; 상기의 제2의 전위에 연결된 소스전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 PMOS 트랜지스터와; 상기의 제3의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전원에 연결된 소스 전극과 게이트 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제3의 NMOS 트랜지스터의 상기의 게이트 전극에 연결된 게이트 전극과 상기의 제4의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극을 가니는 제4의 NMOS 트랜지스터를 가지는 CMOS 차동 증폴기 회로를 포함하는 입력회로.
  25. 제24항에 있어서, 제어신호를 받는 제어신호 입력단자와; 상기의 CMOS 인버터회로의 상기의 입력에 연결된 드레인전극과 상기의 제1의 전위에 연결된 소스전극과 상기의 제어신호 입력단자에 연결된 게이트 전극을 가지는 제5의 NMOS 트랜지스터를 포함하고, 상기의 제1의 차동 증폭기회로는 상기의 제1 및 제2의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위사이에 각각 직력로 연결되며 상기의 제어신호 입력단자와 연결된 게이트 전극을 각각 가지는 제5 및 제6의 PMOS 트랜지스터를 포함하며, 상기의 제2의 차동 증폭기 회로가 상기의 제3 및 제4의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위사이에 각각 직렬로 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 각각 가지는 제7및 제8의 PMOS 트랜지스터를 포함하는 입력회로.
  26. 제23항에 있어서, 상기의 제2의 차동 증폭기회로가 PMOS 전류 미러부하를 가지고, 상기의 제1의 전위에 연결된 소스 전극과 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제1의 전위에 연결된 소스 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 NMOS 트랜지스터와; 상기의 제3의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제3의 PMOS트랜지스터와; 상기의 제3의 PMOS 트랜지스터의 상기의 게이트 전극에 연결된 게이트 전극과 상기의 제4의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극을 가지는 제4의 PMOS 트랜지스터를 가지는 CMOS 차동 증폭기회로를 포함하는 입력회로.
  27. 제26항에 있어서, 제어신호를 받는 제어신호 입력단자와; 상기의 CMOS 인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제어신호 입력 단자에 연결된 게이트 전극을 가지는 제5의 NMOS 트랜지스터를 포함하고, 상기의 제1의 차동 증폭기회로는 상기의 제1및 제2의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위사이에 각각 직렬로 연결되고 상기의 제어 신호 입력단자에 연결된 게이트 전극을 각각 가지는 제5 및 제6의 PMOS 트랜지스터를 포함하며, 상기의 제2의 차동 증폭기회로가 상기의 제3 및 제4의 PMOS 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위사이에 각각 직렬로 연결되고 상기의 제어 신호 입력단자에 연결된 게이트 전극을 각각 가지는 제7 및 제8의 PMOS 트랜지스터를 포함하는 입력회로.
  28. 제22항에 있어서, 상기의 제1의 차동 증폭기회로가 상기의 제1의 전위에 연결된 소스 전극과 상기의 제1의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제1의 NMOS 트랜지스터와; 상기의 제1의 전위에 연결된 소스 전극과 상기의 제2의 차동입력에 연결된 게이트 전극과 드레인 전극을 가지는 제2의 NMOS 트랜지스터와; 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제1의 PMOS 트랜지스터와; 상기의 제1의 PMOS 트랜지스터의 상기의 게이트 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극을 가지는 제2의 PMOS 트랜지스터를 포함하는 입력회로.
  29. 제28항에 있어서, 상기의 제2의 차동 증폭기회로는 PMOS 전류 미러부하를 가지고, 상기의 제1의 전위에 연결된 소스 전극과 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제1의 전위에 연결된 소스 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 NMOS 트랜지스터와; 상기의 제3의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제3의 PMOS 트랜지스터와; 상기의 제3의 PMOS 트랜지스터의 상기의 게이트 전극과 상기의 제4의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제4의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극을 가지는 제4의 PMOS 트랜지스터를 가지는 CMOS 차동 증폭기회로를 포함하는 입력회로.
  30. 제29항에 있어서, 제어신호를 받는 제어신호 입력단자와; 상기의 CMOS 인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기 제어 신호입력 단자에 연결된 게이트 전극을 가지는 제5의 NMOS 트랜지스터를 포함하고, 상기의 제1의 차동 증폭기회로는 상기의 제1 및 제2의 PMOS 트랜지스터의 상기의 소스 전극과 제2의 전위사이에 각각 직렬로 연결되며 상기의 제어신호 입력단자에 연결된 게이트 전극을 각각 가지는 제5 및 제6의 PMOS 트랜지스터를 포함하며, 상기의 제2의 차동 증폭기회로는 상기의 제3 및 제4의 PMOS 트랜지스터의 상기의 소스 전극과 제2의 전위사이에 각각 직렬로 연결되며 상기의 제어신호입력단자에 연결된 게이트 전극을 각각 가지는 제7 및 제8의 PMOS 트랜지스터를 포함하는 입력회로.
  31. 제28항에 있어서, 상기의 제2의 차동 증폭기회로가 상기의 제1의 전위에 연결된 소스 전극과 상기의 제1의 PMOS의 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제1의 전위에 연결된 소스 전극과 상기의 제2의 PMOS의 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 NMOS 트랜지스터와; 상기의 제3 의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제3의 PMOS의 트랜지스터와; 상기의 제3의 PMOS의 트랜지스터의 상기의 게이트 전극과 상기의 제4의 NMOS의 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제4의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제2의 전위에 연결된 소스 전극을 가지는 제4의 PMOS의 트랜지스터를 포함하는 PMOS 전류 미러부하를 가지는 CMOS 차동 증폭기회로를 포함하는 입력회로.
  32. 제31항에 있어서, 제어신호를 받는 제어 신호 입력단자와; 상기의 CMOS 인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제어신호 입력 단자에 연결된 게이트 전극을가지는 제5의 NMOS의 트랜지스터를 포함하고, 상기의 제1의 차동 증폭기회로가 상기의 제1 및 제2의 PMOS의 트랜지스터의 상기의 소스 전극과 상기의 제2의 전위 사이에 각각 직렬로 연결되고 상기의 제어 신호 입력 단자에 연결된 게이트 전극을 각각 가지는 제5 및 제6의 PMOS의 트랜지스터를 포함하며, 상기의 제2의 차동 증폭기회로는 상기의 제3 및 제4의 PMOS의 트랜지스터의 상기의 소스 전극과 상기의 제2의 사이에 각각 직렬로 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 각각 가지는 제7 및 제8의 PMOS의 트랜지스터를 포함하는 입력회로.
  33. 제22항에 있어서, 상기의 입력 신호가 상기의 기준 전압보다 높을때 상기의 CMOS 인버터회로가 제1 또는 제2의 전위를 출력하고 상기의 입력신호가 상기의 기준전압보다 낮을때 상기의 CMOS 인버터회로가 제2 또는 제1의 전위를 출력할 수 있도록 상기의 입력회로는 조정되고, 상기의 제1 빛 제2의 차동 증폭기회로는 각각 그들의 차동모드 이득의 곱으로 나누어진 공통모드 이득의 곱이 상기의 기준 전압의 변화에 대한 상기의 입력신호의 진폭의 비보다 작도록 특성화되는 차동 증폭기 회로를 포함하는 입력회로.
  34. 제33항에 있어서, 상기의 제1의 차동 증폭기회로는 동일한 컨덕턴스를 가지는 PMOS 및 NMOS 트랜지스터를 포함하는 입력회로.
  35. 제34항에 있어서, 상기의 제2의 차동 증폭기회로는 동일한 컨덕턴스를 가지는 PMOS 및 NMOS 트랜지스터를 포함하는 입력회로.
  36. 제22항에 있어서, 상기의 제2의 차동 증폭기회로는 PMOS 전류 미러부하를 가지는 다수의 직렬 CMOS 차동 증폭기회로를 포함하는 입력회로.
  37. 제36항에 있어서, 상기의 제2의 차동증폭기회로가 상기의 제2의 전위에 연결된 소스 전극과 상기의 제1의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제3의 PMOS 트랜지스터와; 상기의 제2의 전위에 연결된 소스 전극과 상기의 제2의 NMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 드레인 전극을 가지는 제4의 PMOS 트랜지스터와; 상기의 제3의 PMOS 트랜지스터와 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 게이트 전극을 가지는 제3의 NMOS 트랜지스터와; 상기의 제3의 NMOS 트랜지스터의 상기의 게이트 전극과 상기의 제4의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 게이트 전극과 상기의 제4의 PMOS 트랜지스터의 상기의 드레인 전극에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극을 가지는 제4의 NMOS 트랜지스터를 포함하며 NMOS 전류 미러부하를 가지는 CMOS 차동 증폭기회로를 포함하는 입력회로.
  38. 제37항에 있어서, 제어신호를 받은 제어신호 입력단자와; 상기의 CMOS인버터회로의 상기의 입력에 연결된 드레인 전극과 상기의 제1의 전위에 연결된 소스 전극과 상기의 제어신호 입력 단자에 연결된 게이트 전극을 가지는 제5의 NMOS 트랜지스터를 포함하고, 상기의 제1의 차동 증폭기회로는 상기의 제1 및 제2의 PMOS 트랜지스터와 상기의 소스 전극과 상기의 제2의 전위사이에 각각 직렬로 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 각각 가지는 제5 및 제6의 PMOS 트랜지스터를 포함하고, 상기의 제2의 차동 증폭기회로는 상기의 제3 및 제4의 PMOS 트랜지스터의 상기인 소스 전극과 상기의 제2의 전위 사이에 각각 직렬로 연결되고 상기의 제어신호 입력단자에 연결된 게이트 전극을 각각 가지는 제7 및 제8의 PMOS 트랜지스터를 포함하는 입력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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