DE4331542A1

DE4331542A1 - Eingabeschaltung für integrierte Halbleiterschaltungsvorrichtung

Info

Publication number: DE4331542A1
Application number: DE4331542A
Authority: DE
Inventors: Katsushi Asahina
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-18
Filing date: 1993-09-16
Publication date: 1994-03-24
Anticipated expiration: 2013-09-17
Also published as: KR0130744B1; KR940008076A; DE4331542C2; JPH06104704A; US5617045A

Description

Die vorliegende Erfindung betrifft eine Eingabeschaltung für eine integrierte Halbleiterschaltungsvorrichtung. Insbesondere be trifft die Erfindung eine Verbesserung der Betriebscharakteristi ken einer Eingabeschaltung zum Verarbeiten eines Eingabesignals, das eine Signalamplitude aufweist, die kleiner als die Signalam plitude eines aus einer Inverterschaltung der Eingabeschaltung ausgegebenen Signals ist.

Fig. 7 ist ein Schaltbild einer der Anmelderin bekannten Einga beschaltung für eine integrierte Halbleiterschaltungsvorrichtung. In Fig. 7 bezeichnet das Bezugszeichen 100 einen PMOS-Transi stor, 101 bezeichnet einen NMOS-Transistor, 1 bezeichnet eine Spannungsquelle zum Anlegen eines Versorgungsspannungspotentials V_DD, 2 bezeichnet eine Spannungsquelle zum Anlegen eines Erdpoten tials V_SS, 3 bezeichnet einen Eingabeanschluß der Eingabeschaltung und 5 bezeichnet einen Ausgabeanschluß der Eingabeschaltung.

Im Betrieb bilden der PMOS-Transistor 100 und der NMOS-Transistor 101 einen CMOS-Inverterkreis. Wenn eine Spannung V_IN eines an den Eingabeanschluß 3 angelegten Signals nicht mehr als ein logischer Schwellspannungswert V_T der CMOS-Inverterschaltung beträgt, wird das Spannungsversorgungspotential V_DD, das über den PMOS-Transi stor 100 angelegt wird, an den Ausgabeanschluß 5 der Eingabe schaltung ausgegeben. Wenn andererseits die Spannung V_IN nicht geringer als der logische Schwellspannungswert V_T ist, wird das Erdpotential V_SS, das über den NMOS-Transistor 101 angelegt wird, an den Ausgabeanschluß 5 der Eingabeschaltung ausgegeben.

Der logische Schwellspannungswert V_T der CMOS-Inverterschaltung wird durch das Verhältnis der Stromtreiberwirkungen des NMOS- Transistors 101 zum PMOS-Transistor 100 bestimmt, und ist daher stark durch Fabrikationsschwankungen der integrierten Halbleiter schaltungsvorrichtungen beeinflußt. Wenn die Spannung des Einga besignals als V_TN V_IN V_DD + V_TP bezeichnet wird (V_TN ist eine Schwellspannung des NMOS-Transistors, und V_TP ist eine Schwell spannung des PMOS-Transistors), tritt weder der PMOS-Transistor 100 noch der NMOS-Transistor 101 in den abgeschnittenen (ausge schalteten) Zustand ein, so daß der Strom entlang des Pfades, der sich von der Spannungsquelle 1, über den PMOS-Transistor und den NMOS-Transistor 100 bzw. 101 zur Quelle 2 erstreckt, geleitet wird.

Bei der wie oben aufgebauten Schaltung entsteht das Problem, daß eine kleine Amplitude des Eingabesignals zu geringen Betriebsge schwindigkeiten und zu erhöhtem Energieverbrauch der Eingabe schaltung führt.

Aufgabe der Erfindung ist es daher, eine integrierte Halbleiter schaltungsvorrichtung zu schaffen, die mit hoher Geschwindigkeit betreibbar ist, wenn ein Eingabesignal mit kleiner Amplitude an eine Eingangsschaltung angelegt wird. Ferner ist der Einfluß von Schwankungen einer Referenzspannung zum Unterscheiden der Logik zustände eines Eingangssignals zu vermindern, wenn diese von au ßen zur Unterscheidung der Logikzustände des Eingangssignals an gelegt wird.

Die Aufgabe wird durch die Eingabeschaltung für eine integrierte Halbleiterschaltungsvorrichtung nach dem Patentanspruch 1 und 22 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Eine Eingabeschaltung für ein integrierte Halbeiterschaltungsvor richtung empfängt ein Binärsignal und gibt ein erstes Potential aus, oder ein zweites Potential höher als das erste Potential, als Reaktion auf das Binärsignal. Die Eingabeschaltung umfaßt: einen das binäre Eingabesignal empfangenen Eingangsanschluß, ei nen Eingabeanschluß, der eine Referenzspannung empfängt, die als Referenz zum Unterscheiden von Logikzuständen dient, eine Span nungsänderungsschaltung, die mit dem Eingangsanschluß und dem Referenzspannungseingangsanschluß verbunden ist, zum Durchführen einer Spannungsänderung dergestalt, daß das Eingabesignal und die Referenzspannung um einen vorbestimmten Spannungsbetrag jeweils bezüglich auf Ausgabesignale verschoben werden, mindestens eine kaskadierte Differenzverstärkerschaltung mit einem ersten und einem zweiten differentiellen Eingang, die die Ausgabesignale der Spannungsänderungsschaltung empfangen, zum Verstärken einer Span nungsdifferenz zwischen dem Eingabesignal und der Referenzspan nung und zum Ausgeben der verstärkten Differenz, eine CMOS-Inver terschaltung mit einem Eingang, der mit dem Ausgang der Diffe renzverstärkerschaltung verbunden ist, und mit einem Ausgang zum Ausgeben des ersten oder des zweiten Potentials als Reaktion auf das Ausgangssignal der Differenzverstärkerschaltung, sowie einen Ausgabeanschluß, der mit dem Ausgang der CMOS-Inverterschaltung verbunden ist.

Die Spannungsänderungsschaltung (Spannungsschiebeschaltung) ver schiebt das Eingabesignal und die Referenzspannung um einen vor bestimmten Spannungsbetrag, so daß der Differenzverstärker, der in einer nachfolgenden Stufe angeordnet ist, als Reaktion auf das Eingabesignal und die Referenzspannung arbeitet, wenn das binäre Eingangssignal auf niedrigem Pegel nahe bei dem ersten oder zwei ten Potential steht. Die Differenzverstärkerschaltung empfängt das Eingabesignal mit der hinzuaddierten vorbestimmten Spannung und die Referenzspannung an einem ersten und einem zweiten Diffe renzeingang und verstärkt die Differenz dazwischen zum Ausgeben der verstärkten Differenz. Die CMOS-Inverterschaltung vergleicht die verstärkte Differenz mit seiner logischen Schwellspannung und gibt das erste Potential aus, wenn sie (die Differenz) höher als die logische Schwellspannung ist, und gibt das zweite Potential aus, wenn sie niedriger ist. Da die Differenzverstärkerschaltung die Differenz zwischen dem Eingabesignal und der Referenzspannung verstärkt, wird das Eingabesignal, das nahe bei dem ersten oder zweiten Potential liegt und eine kleine Amplitude aufweist, durch die Verstärkung in seiner Amplitude vergrößert, bezüglich der logi schen Schwellspannung der CMOS-Inverterschaltung an deren Ein gang. Ein Bereich der CMOS-Inverterschaltung, der einen geringe ren Energieverbrauch und eine höhere Betriebsgeschwindigkeit er möglicht, kann zusätzlich zu einem Bereich der CMOS-Inverter schaltung eingesetzt werden, der einen höheren Stromverbrauch und einen langsameren Betrieb in der Nähe der logischen Schwellspan nung ermöglicht.

Die Eingabeschaltung arbeitet mit hohen Geschwindigkeiten, als Reaktion auf das Eingabesignal mit kleiner Amplitude, und vermin dert den Stromverbrauch der CMOS-Inverterschaltung, wenn die Si gnalamplitude gering ist.

Vorzugsweise ist die Eingabeschaltung so eingerichtet, daß die CMOS-Inverterschaltung das erste oder zweite Potential ausgibt, wenn das Eingabesignal höher als die Referenzspannung ist, und die CMOS-Inverterschaltung das erste oder zweite Potential aus gibt, wenn das Eingabesignal niedriger als die Referenzspannung ist, und die Differenzverstärkerschaltung umfaßt eine derart aus gebildete Differenzverstärkerschaltung, daß ihre Gleichtaktver stärkung geteilt durch ihre Differentialmodusverstärkung geringer als das Verhältnis der Amplitude des Eingabesignals zur Änderung der Referenzspannung ist.

Wenn die einzugebende (anzulegende) Referenzspannung sich von der ursprünglichen Referenzspannung ändert, die so gesteuert ist, daß die CMOS-Inverterschaltung das erste oder das zweite Potential ausgibt, wenn das Eingabesignal höher als die Referenzspannung in der Eingabeschaltung ist, und die CMOS-Inverterschaltung das zweite oder das erste Potential ausgibt, wenn das Eingabesignal niedriger als die Referenzspannung ist, wobei für die Differenz verstärkerschaltung deren Gleichtaktverstärkung im Verhältnis zur Differentialmodusverstärkung niedriger als das Verhältnis der Amplitude des Eingabesignals zur Änderung der Referenzspannung ist, erlaubt der Differenzverstärker die Veränderung (off-set Spannung) im Bestimmungspegel für das Eingabesignal, durch die Variation der Eingabespannung, die geringer als die Amplitude des Eingabesignals ist.

Die Eingabeschaltung wirkt so, daß sie normalerweise unabhängig von einer Variation der Referenzspannung zum Bestimmen der Logik zustände der Eingabesignale arbeitet, zusätzlich zu den oben be schriebenen Wirkungen eines Hochgeschwindigkeitsbetriebs, als Reaktion auf das Eingabesignal mit geringer Amplitude und niedri gerem Energieverbrauch der CMOS-Inverterschaltung.

Gemäß einer weiteren Ausführungsform weist die Eingabeschaltung auf: einen Eingabeanschluß zum Empfangen des binären Eingabesi gnals, einen Referenzspannungseingabeanschluß zum Empfangen einer Referenzspannung, die als Referenz zur Unterscheidung von Logik zuständen dient, eine erste Differenzverstärkerschaltung mit ei nem ersten und einem zweiten differentiellen Eingang, die mit dem Eingabeanschluß bzw. dem Referenzspannungseingabeanschluß verbun den sind, zum Verstärken einer Differenz zwischen dem Eingabesi gnal und der Referenzspannung und zum Ausgeben der verstärkten Differenz, mindestens einer zweiten, kaskadierten Differenzver stärkerschaltung, die mit der ersten Differenzverstärkerschaltung verbunden ist, zum weiteren Verstärken der verstärkten Differenz zum Ausgeben dieser weiter verstärkten Differenz, eine CMOS-In verterschaltung mit einem Eingang, der mit dem Ausgang der zwei ten Differenzverstärkerschaltung verbunden ist und einen Ausgang zum Ausgeben des ersten oder des zweiten Potentials aufweist, als Reaktion auf das Ausgangssignal der zweiten Differenzverstärker schaltung, sowie einen Ausgabeanschluß, der mit dem Ausgang der CMOS-Inverterschaltung verbunden ist.

Die erste Differenzverstärkerschaltung, die das Eingabesignal beispielsweise an einer Differenzverstärkerschaltung mit NMOS- Stromspiegellast empfängt, wenn das Eingabesignal in der Nähe des ersten Potentials liegt, und das Eingabesignal beispielsweise an der Differenzverstärkerschaltung mit PMOS-Stromspiegellast emp fängt, wenn das Eingabesignal nahe dem zweiten Potential liegt, wird in beiden Fällen betrieben. Die erste und die zweite Diffe renzverstärkerschaltung empfängt das Eingabesignal und die Refe renzspannung an deren ersten und zweiten differentiellen Eingän gen und verstärken die Differenz zwischen dem Eingabesignal und der Referenzspannung und geben die verstärkte Differenz aus. Die CMOS-Inverterschaltung vergleicht die verstärkte Differenz mit deren logischer Schwellspannung und gibt das erste Potential aus, wenn die erstere höher als die zweite ist, und gibt das zweite Potential aus, wenn die erste niedriger als die letztere ist. Da die erste und die zweite Differenzverstärkerschaltung die Diffe renz zwischen dem Eingabesignal und der Referenzspannung verstär ken, weist das Eingabesignal, das nahe bei dem ersten oder dem zweiten Potential liegt und eine geringe Amplitude aufweist, durch die Verstärkung eine vergrößerte Amplitude auf, bezüglich der logischen Schwellspannung der CMOS-Inverterschaltung an deren Eingang. Ein Bereich der CMOS-Inverterschaltung, der einen nied rigeren Energieverbrauch und eine höhere Geschwindigkeit ermög licht, kann zusätzlich zu einem Bereich der CMOS-Inverterschal tung benutzt werden, der einen höheren Stromverbrauch und eine niedrigere Betriebsgeschwindigkeit aufweist, benachbart der lo gischen Schwellspannung.

Die Eingabeschaltung arbeitet effektiv mit hohen Geschwindigkei ten als Reaktion auf ein Eingangssignal mit geringer Amplitude und führt zu vermindertem Stromverbrauch der CMOS-Inverterschal tung, wenn die Signalamplitude gering ist.

Vorteilhaft ist die Eingabeschaltung so eingerichtet, daß die CMOS-Inverterschaltung das erste oder das zweite Potential aus gibt, wenn das Eingabesignal höher als der Referenzspannung ist, und das zweite bzw. das erste Potential ausgibt, wenn das Einga besignal niedriger als die Referenzspannung ist. Jede der ersten und der zweiten Differenzverstärkerschaltungen enthält eine Dif ferenzverstärkerschaltung die so ausgebildet ist, daß das Produkt ihrer Verstärkungen im Gleichtaktmodus geteilt durch das Produkt ihrer Verstärkungen im Differenzmodus niedriger als das Verhält nis der Amplitude des Eingabesignals zur Variation der Referenz spannung ist.

Wenn die eingegebene Referenzspannung sich von der ursprünglichen Referenzspannung ändert, die so gesteuert ist, daß die CMOS-In verterschaltung das erste oder das zweite Potential ausgibt, wenn das Eingabesignal höher als die Referenzspannung in die Eingabe schaltung ist, und die CMOS-Inverterschaltung das zweite oder das erste Potential ausgibt, wenn das Eingabesignal niedriger als die Referenzspannung ist, erlauben die erste und die zweiten Diffe renzverstärkerschaltungen die Variation (off-set-Spannung) in dem Bestimmungspegel für das Eingabesignal, durch die Variation der Referenzspannung kleiner als die Amplitude des Eingabesignals, wobei die Differenzverstärkerschaltungen dadurch gekennzeichnet sind, daß das Produkt ihrer Gleichtaktmodusverstärkungen divi diert durch das Produkt ihrer Differentialmodusverstärkungen ge ringer als das Verhältnis der Amplitude des Eingabesignals bezo gen auf die Variation der Referenzspannung ist.

Die Eingabeschaltung arbeitet normalerweise unabhängig von einer Variation der Referenzspannung zum Bestimmen der Logikzustände des Eingabesignals, und zusätzlich bewirkt sie einen Hochge schwindigkeitsbetrieb als Reaktion auf das Eingabesignal mit ge ringer Amplitude, sowie niedrigen Energieverbrauch, bei der CMOS- Inverterschaltung mit der geringen Amplitude.

Vorzugsweise umfaßt die zweite Differenzverstärkerschaltung eine Mehrzahl von kaskadierten CMOS-Differenzverstärkerschaltungen mit einer PMOS-Stromspiegellast.

Bei der zweiten Differenzverstärkerschaltung wird der Ausgang der ersten Differenzverstärkerschaltung weiter verstärkt, durch die Mehrzahl von verbundenen CMOS-Differenzverstärkerschaltungen mit PMOS-Stromspiegellast. Das Eingabesignal, welches in der Nähe des ersten oder des zweiten Potentials liegt und eine kleine Amplitu de aufweist, bekommt durch die Verstärkung eine erhöhte Amplitude bezogen auf die logische Schwellspannung der CMOS-Inverterschal tung an deren Eingang. Ein Bereich der CMOS-Inverterschaltung, der einen niedrigen Energieverbrauch und einen Hochgeschwindig keitsbetrieb ermöglicht, kann zusätzlich zu einem Bereich der CMOS-Inverterschaltung benutzt werden, der einen höheren Energie verbrauch und einen langsameren Betrieb in der Nähe der logischen Schwellspannung ermöglicht. Diese Wirkungen werden weiter verbes sert.

Die Eingabeschaltung kann mit hohen Geschwindigkeiten als Reak tion auf ein Eingabesignal mit geringer Amplitude arbeiten und vermindert den Energieverbrauch der CMOS-Inverterschaltung, wenn die Signalamplitude gering ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen

Fig. 1 ein Schaltbild einer Eingabeschaltung für eine integrierte Halbeiterschaltungsvorrichtung gemäß einer ersten Ausführungsform;

Fig. 2 ein Schaltbild einer Spannungsänderungsschaltung (Spannungswandlerschaltung) eines anderen Modus zur Benutzung in der Eingabeschaltung gemäß der ersten Ausführungsform;

Fig. 3 ein Schaltbild für eine Differenzverstärkerschal tung für einen anderen Modus zur Benutzung in der Eingabeschaltung der ersten Ausführungsform;

Fig. 4 ein Schaltbild einer Eingabeschaltung für die in tegrierte Halbeiterschaltungsvorrichtung gemäß einer zweiten bevorzugten Ausführungsform;

Fig. 5 ein Schaltbild einer ersten Differenzverstärker schaltung eines anderen Modus zur Benutzung in der Eingabeschaltung der zweiten bevorzugten Ausfüh rungsform;

Fig. 6 ein Schaltbild einer zweiten Differenzverstärker schaltung eines anderen Modus zur Benutzung in der Eingabeschaltung der zweiten Ausführungsform; und

Fig. 7 ein Schaltbild einer der Anmelderin bekannten Ein gabeschaltung für die integrierte Halbeiterschal tungsvorrichtung.

Im weiteren wird eine erste bevorzugte Ausführungsform unter Be zug auf die Zeichnungen beschrieben.

Fig. 1 ist ein Schaltbild einer Eingabeschaltung gemäß der er sten bevorzugten Ausführungsform. In Fig. 1 bezeichnen die Be zugszeichen 14, 15, 19, 20, 21, 24, 26, 27 NMOS-Transistoren, 7, 8, 9, 10, 11, 12, 13, 16, 17, 18, 22, 23, 25 bezeichnen PMOS- Transistoren, 1 bezeichnet eine Spannungsquelle zum Anlegen eines Versorgungsspannungspotentials V_DD, 2 bezeichnet eine Spannungs quelle zum Bereitstellen eines Erdpotentials V_SS, 3 bezeichnet einen Eingabesignalanschluß eines Eingabesignals der Eingabe schaltung, 4 bezeichnet einen Referenzspannungseingabeanschluß der Eingabeschaltung zum Empfangen einer Referenzspannung von außen, 5 bezeichnet einen Ausgabeanschluß der Eingabeschaltung und 6 bezeichnet einen Steuersignaleingabeanschluß zum Empfangen eines Steuersignals der Eingabeschaltung.

Die zwischen den Spannungsquellen 1 und 2 in Reihe verbundenen PMOS-Transistoren 7, 9 und 8, 10 bilden eine Pegelschiebeschal tung mit gemeinsamen Source LS1. Der Eingabesignalanschluß 3 ist mit der Gateelektrode des PMOS-Transistors 9 verbunden, und der Referenzspannungseingabeanschluß 4 ist mit der Gateelektrode des PMOS-Transistors 10 verbunden. Die PMOS-Transistoren 11, 12, 13 und die NMOS-Transistoren 14, 15 bilden eine erste Differenzver stärkerschaltung Dif1 mit NMOS-Stromspiegellast. Eine Signallei tung a verbindet die Gateelektrode des PMOS-Transistors 12, die als erster differentieller Eingang der Differenzverstärkerschal tung Dif1 dient, mit der Drainelektrode des PMOS-Transistors 9, die als erster Ausgang der Pegelschiebeschaltung LS1 dient. Ent sprechend verbindet eine Signalleitung b die Gateelektrode des PMOS-Transistors 13, die als zweiter Differenzeingang der Diffe renzverstärkerschaltung Dif1 dient, mit der Drainelektrode des PMOS-Transistors 10, die als zweiter Ausgang der Pegelschiebe schaltung LS1 dient.

Die PMOS-Transistoren 16, 17, 18 und die NMOS-Transistoren 19, 20 bilden eine zweite Differenzverstärkerschaltung Dif2 mit NMOS- Stromspiegellast. Eine Signalleitung c verbindet die Gateelektro de des PMOS-Transistors 12, die als erster differentieller Ein gang der Differenzverstärkerschaltung Dif2 dient, mit der Drain elektrode des NMOS-Transistors 14, die als erster Ausgang der ersten Differenzverstärkerschaltung Dif1 dient. Entsprechend ver bindet eine Signalleitung d die Gateelektrode des PMOS-Transi stors 18, die als zweiter differentieller Eingang der zweiten Differenzverstärkerschaltung Dif2 dient, mit der Drainelektrode des NMOS-Transistors 15, die als zweiter Ausgang der ersten Dif ferenzverstärkerschaltung Dif1 dient. Die PMOS-Transistoren 22, 23 und der NMOS-Transistor 24 bilden eine CMOS-Inverterschaltung In1. Eine Signalleitung e verbindet die Drainelektrode des NMOS- Transistors 19, die als Ausgang der zweiten Differenzverstärker schaltung Dif2 dient, mit den Gateelektroden der PMOS-Transisto ren 22, 23 und des NMOS-Transistors 24, die als Eingang der CMOS- Inverterschaltung In1 dienen. Die Drainelektroden des PMOS-Tran sistors 23 und des NMOS-Transistors 24, die als Ausgang der CMOS- Inverterschaltung In1 dienen, sind mit dem Ausgabeanschluß 5 ver bunden. Die NMOS-Transistoren 26, 27 und der PMOS-Transistor 25 bilden eine Vorspannungsgeneratorschaltung (Vorspannungserzeuger schaltung) Ba1 zum Erzeugen einer Vorspannung, die an die Gatee lektroden der PMOS-Transistoren 7, 8 anzulegen ist.

Wenn im Betrieb der Steuersignaleingangsanschluß 6 der Eingabe anschluß auf Erdpotential V_SS steht, sind die PMOS-Transistoren 11, 16, 25, deren Gateelektroden mit dem Steuersignaleingangsan schluß 6 verbunden sind, konstant eingeschaltet. Zu diesem Zeit punkt ist der NMOS-Transistor 21, dessen Gatelektrode mit dem Steuersignaleingabeanschluß 6 verbunden ist, konstant ausgeschal tet. In diesem Zustand sind die Pegelschiebeschaltung LS1, die Vorspannungserzeugungsschaltung Ba1 und die erste und die zweite Differenzverstärkerschaltung Dif1, Dif2 aktiviert.

Ein Eingabesignal V_IN wird an den Eingabesignalanschluß 3 der Ein gabeschaltung angelegt, und eine Referenzspannung V_REF wird an den Referenzspannungseingabeanschluß 4 angelegt. Das Eingabesignal V_IN und die Referenzspannung V_REF werden auf höhere Potentiale durch den Pegelschiebekreis LS1 mit gemeinsamem Source verschoben, der die PMOS-Transistoren 7, 9 sowie 8, 10 enthält, und dann werden die sich ergebenden Signale über die Signalleitungen a und b aus gegeben. Wenn die Potentiale auf den Signalleitungen a und b aus Fig. 1 als Va bzw. Vb bezeichnet werden, sind die Ausgabespan nungen der Pegelschiebeschaltung mit gemeinsamem Source LS1 wie folgt:

Va = V_IN + Vs . . . (1)
Vb = V_REf + Vs . . . (2)

wobei Vs positiv ist.

Die Ausgänge der Pegelschiebeschaltung LS1, die durch Va bzw. Vb bezeichnet sind, werden an die Gateelektroden der PMOS-Transisto ren 12 und 13 der ersten Differenzverstärkerschaltung Dif1 über die Signalleitungen a bzw. b angelegt. Die erste Differenzver stärkerschaltung Dif1 verstärkt die Spannungen Va und Vb und gibt Spannungen Vc und Vd aus den Drainelektroden der NMOS-Transisto ren 14 und 15 über die Signalleitungen c und d aus. Die Ausgabe spannungen Vc und Vd sind wie folgt:

Vc = (Va-Vb) × Ad1 + Vb × Ac1 . . . (3)
Vd = Vb × Ac1 . . . (4)

wobei Ad1 eine Differenzmodusverstärkung der ersten Differenzver stärkerschaltung Dif1 ist, und Ac1 eine Gleichtaktmodusverstär kung der ersten Differenzverstärkerschaltung Dif1 ist.

Die Ausgabespannungen Vc und Vd der ersten Differenzverstärker schaltung Dif1 werden an die Gateelektroden der PMOS-Transistoren 17 und 18 der zweiten Differenzverstärkerschaltung Dif2 über die Signalleitungen c bzw. d angelegt. Eine Ausgabespannung Ve der zweiten Differenzverstärkerschaltung Dif2, die aus den Drainelek troden der NMOS-Transistoren 19 und 20 der zweiten Differenzver stärkerschaltung Dif2 über die Signalleitung e in Fig. 1 ausgege ben wird, ist wie folgt:

Ve = (Va-Vb) × Ad2 + Vb × Ac2 . . . (5)

wobei Ad2 eine Differenzmodusverstärkung der zweiten Differenz verstärkerschaltung Dif2 ist, und Ac2 eine Gleichtaktmodusver stärkung der zweiten Differenzverstärkerschaltung Dif2 ist.

Unter Benutzung der Ausdrücke (1) und (2) wird die Ausgabespan nung Ve der zweiten Differenzverstärkerschaltung Dif2 wie folgt umgeformt:

Ve = (V_IN-V_REF) × Ad1 × Ad2 + (V_REF + Vs) × Ac1 × Ac2 . . . (6).

Die Ausgabespannung Ve der zweiten Differenzverstärkerschaltung Dif2 wird an die Gateelektroden der PMOS-Transistoren 22, 23 und des NMOS-Transistors 24 angelegt, die als Eingang der CMOS-Inver terschaltung In1 dienen. Das Ausgabesignal der CMOS-Inverter schaltung In1 wird aus den Drainelektroden des PMOS-Transistors 23 und des NMOS-Transistors 24 über den Ausgabeanschluß 5 der Eingabeschaltung ausgegeben. Wenn die an die CMOS-Inverterschal tung In1 angelegte Spannung Ve niedriger als eine logische Schwellspannung V_T der CMOS-Inverterschaltung In1 ist, wird das Versorgungsspannungspotential V_DD aus dem Ausgabeanschluß 5 über die PMOS-Transistoren 22 und 23 ausgegeben. Wenn die Spannung Ve höher als die logische Schwellspannung V_T der CMOS-Inverterschal tung In1 ist, wird das Erdpotential V_SS aus dem Ausgabeanschluß 5 über den NMOS-Transistor 24 ausgegeben. Ein derartiger Betrieb stellt sich wie folgt dar:

V₀ = V_DD (Ve V_T), V₀ = V_SS (V_T Ve) . . . (7)

wobei V₀ das Ausgabesignal der CMOS-Inverterschaltung In1 ist.

Ein Eingabesignal V_IN1 oder V_IN2 wird an den Eingabesignalanschluß 3 der Eingabesignalschaltung angelegt, wobei V_IN1 = V_REF + V_x sowie V_IN2 = V_REF-V_x ist.

Wenn das Eingabesignal V_IN1 eingegeben wird, wird eine Ausgabe spannung Ve1 der zweiten Differenzverstärkerschaltung Dif2 wie folgt:

Ve1 = (V_REF + Vs) × Ac1 × Ac2 + V_x × Ad1 × Ad2 . . . (8)

Wenn das Eingabesignal V_IN2 eingegeben wird, wird eine Ausgabe spannung Ve2 der zweiten Differenzverstärkerschaltung Dif2 wie folgt:

Ve2 = (V_REF + Vs) × Ac1 × Ac2-V_x × Ad1 × Ad2 . . . (9)

Die durch die Gleichung (8) oder (9) dargestellte Spannung Ve1 bzw. Ve2 wird an die Gateelektroden der PMOS-Transistoren 22, 23 sowie des NMOS-Transistors 24 der CMOS-Inverterschaltung In1 über die Signalleitung e angelegt. Zum korrekten Betreiben der Einga beschaltung als Binärsignal-Eingabeschaltung muß die folgende Be dingung erfüllt sein:

(Ve1-V_T) × (Ve2-V_T) 0 . . . (10)

Durch Ersetzen der Ausdrücke (8) und (9) in der Gleichung (10) ergibt sich die folgende Bedingung:

[{(V_REF + Vs) × Ac1 × Ac2}-V_T]²-(V_x × Ad1 × Ad2)² 0 . . . (11)

Da der zweite Term auf der linken Seite (V_x × Ad1 × Ad2)² der Gleichung (11) nicht kleiner als Null ist, besteht die optimale Betriebsanforderung der Schaltung darin, daß der erste Term auf der linken Seite der Gleichung (11) minimiert wird. Der erste Term auf der linken Seite der Gleichung (11) wird im folgenden Fall minimal:

V_T = (V_REF + Vs) × Ac1 × Ac2 . . . (12)

Der Wert Vs ist eine Konstante, da er den Unterschied zwischen der Eingabespannung und der Ausgabespannung einer Sourcefolge schaltung beschreibt, die die PMOS-Transistoren 7, 9 und 8, 10 aufweist, die das Eingabesignal V_IN und die Referenzspannung V_REF empfangen. Zum Erfüllen der Gleichung (10) in einem weiten Be reich der Referenzspannung V_REF, wenn diese verändert wird, muß das Produkt der Gleichtaktmodusverstärkungen Ac1 × Ac2 der ersten und der zweiten Differenzverstärkerschaltung Dif1 bzw. Dif2 nied rig sein. Zum Erfüllen der Gleichung (10), wenn die Eingangsam plitude V_x klein ist, muß das Produkt der Differenzmodusverstär kungen Ad1 × Ad2 der ersten und der zweiten Differenzverstärker schaltung Dif1 bzw. Dif2 hoch sein. Diese Anforderungen werden nachfolgend an einem Beispiel erläutert. Eine Referenzspannung V_REF0 wird so gesetzt, daß das Erdpotential V_SS aus dem Ausgabean schluß 5 ausgegeben wird, wenn das Eingabesignal V_IN höher als die Referenzspannung V_REF0 ist, und das Versorgungsspannungspotential V_DD wird aus dem Ausgabeanschluß 5 ausgegeben, wenn das Eingabesi gnal V_IN kleiner als die Referenzspannung V_REF0 ist. Zu diesem Zeitpunkt stehen die Referenzspannung V_REF0 und die logische Schwellspannung V_T der CMOS-Inverterschaltung In1 in einer vor bestimmten Relation, die sich wie folgt ausdrückt:

V_T = (V_REF0 + V_s) × Ac1 × AC2 . . . (13)

Es wird angenommen, daß durch einen Faktor die Referenzspannung sich leicht ändert. Der Betrag der Änderung wird durch δV_REF be zeichnet, und dann stellt sich die tatsächliche (praktische) Re ferenzspannung V_REF, die an den Referenzspannungseingabeanschluß 4 angelegt wird, wie folgt dar:

V_REF = V_REF0 + δV_REF . . . (14)

Ersetzen der logischen Schwellspannung V_T und der Referenzspan nung V_REF aus den Gleichungen (13) und (14) in Gleichung (11) und Umformen des Ausdrucks ergibt:

Aus Gleichung (15) stellt sich heraus, daß die Eingabeschaltung normal und unabhängig von einer leichten Änderung der Referenz spannung V_REF arbeitet, so lange sie in dem Bereich von δV_REF fällt, der die Beziehung der Gleichung (15) erfüllt.

Ferner ist sowohl Ac1 1 sowie Ac2 1 erfüllt, und sowohl 1 Ad1 und 1 Ad2 sind bei der Eingabeschaltung aus Fig. 1 er füllt, da β_N β_P (β_N ist eine Steilheit der NMOS-Transistoren 14, 14, 19 und 20, und β_P ist eine Steilheit der PMOS-Transistoren 14, 13, 17 und 18). Daher ist die in Gleichung (12) angegebene Bedin gung notwendigerweise erfüllt. Dies bewirkt für die Eingabeschal tung, daß sie eine gering versetzte Spannung als Eingabespannung aufweist, unabhängig von einer Variation der Referenzspannung V_REF, die an den Referenzspannungseingabeanschluß 4 angelegt wird.

Wenn bei der ersten bevorzugten Ausführungsform das Eingabesignal V_IN und die Referenzspannung V_REF nahe bei dem Erdpotential V_SS lie gen, wirkt die Pegelschiebeschaltung LS1 mit der PMOS-Sourcefol gerschaltung als Spannungswandlerschaltung (Spannungsänderungs schaltung) und führt eine Spannungsänderung mit dem Eingabesignal V_IN und der Referenzspannung V_REF durch. Wenn das Eingabesignal V_IN und die Referenzspannung V_REF in der Nähe des Versorgungsspan nungspotentials V_DD liegen, wirkt eine Pegelschiebeschaltung LS2 mit einer NMOS-Sourcefolgerschaltung als Spannungsänderungsschal tung und führt eine Spannungsänderung des Eingabesignals V_IN und der Referenzspannung V_REF durch, wie in Fig. 2 gezeigt. Wie in Fig. 2 gezeigt, wird das Eingabesignal V_IN an die Gateelektrode eines NMOS-Transistors 30 angelegt, dessen Drainelektrode mit der Versorgungsspannungsquelle 1 verbunden ist, und das Signal wird dann aus der Sourceelektrode des NMOS-Transistors 30 über die Signalleitung a ausgegeben. Die Referenzspannung V_REF wird in die Gateelektrode eines NMOS-Transistors 33 eingegeben, dessen Drain elektrode mit der Spannungsquelle 1 verbunden ist, und wird dann aus der Sourceelektrode des NMOS-Transistors 32 über die Signal leitung b ausgegeben. Eine Vorspannungserzeugungsschaltung Ba2 erzeugt eine an die Gateelektroden von NMOS-Transistoren 31 und 33 anzulegende Vorspannung. Eine aus einem PMOS-Transistor 37 und einem NMOS-Transistor 36 gebildete Inverterschaltung invertiert ein Steuersignal zum Steuern der Vorspannungserzeugungsschaltung Ba2, das von dem Steuersignaleingabeanschluß 6 bereitgestellt wird, und legt das invertierte Steuersignal an die Gateelektrode eines PMOS-Transistors 34 an.

Obwohl die beiden, die erste und die zweite Differenzverstärker schaltung Dif1 und Dif2 mit NMOS-Stromspiegellast in der ersten bevorzugten Ausführungsform benutzt werden, kann eine Differenz verstärkerschaltung mit PMOS-Stromspiegellast verwendet werden. Beispielsweise kann eine in Fig. 3 gezeigte Differenzverstärker schaltung Dif1a anstelle der ersten Differenzverstärkerschaltung Dif1 aus Fig. 1 benutzt werden. Die Differenzverstärkerschaltung Dif1a umfaßt eine aus den PMOS-Transistoren 41 und 42 gebildete Stromspiegellast und empfängt die Ausgabesignale der Pegelschie beschaltung LS1 aus Fig. 1, die über die Signalleitungen a und b in die Gateelektroden von NMOS-Transistoren 43 und 44 eingegeben werden, zum Ausgeben von Signalen über Signalleitungen c und d, die mit den Drainelektroden der PMOS-Transistoren 41 und 42 ver bunden sind. Selbiges gilt für die zweite Differenzverstärker schaltung Dif2.

Obwohl bei der ersten Ausführungsform aus Fig. 1 zwei verbundene Differenzverstärkerschaltungen gezeigt sind, kann eine Differenz verstärkerschaltung oder mehr als zwei verbundene Differenzver stärkerschaltungen benutzt werden. Eine Verbindung von mehreren Differenzverstärkungen ist vorteilhaft zum Vermindern des Pro dukts der Gleichtaktverstärkungen Ac1 × Ac2 der ersten und zwei ten Differenzverstärkerschaltungen Dif1 und Dif2 aus Fig. 1, und zum Erhöhen des Produkts der Differenzmodusverstärkungen Ad1 × Ad2 der ersten und der zweiten Differenzverstärkerschaltungen Dif1 und Dif2. Allerdings kann die Anzahl von zu verbindenden Differenzverstärkerschaltungen entsprechend mit Vorgaben bezüg lich des Stromverbrauchs und weiteren Charakteristiken der Ein gabeschaltung bestimmt werden.

Beim Anlegen des Versorgungsspannungspotentials V_DD in Fig. 1 an den Steuersignaleingabeanschluß 6 werden die PMOS-Transistoren 7 und 8 ausgeschaltet, so daß die Pegelschiebeschaltung LS1 inaktiv wird, der PMOS-Transistor 25 schaltet aus, so daß die Vorspan nungserzeugungsschaltung Ba1 inaktiv wird, und die PMOS-Transi storen 11 und 16 schalten aus, so daß der erste und der zweite Differenzverstärkerkreis Dif1 und Dif2 inaktiv werden. In diesem Zustand wird ein Test bezüglich Kurzschlüssen oder dergleichen zwischen den Spannungsversorgungsquellen 1 und 2 durchgeführt. Allerdings ist der Eingang der CMOS-Inverterschaltung In1 insta bil, und folglich tritt die Eingabeschaltung in einen instabilen Zustand ein. Zum Verhindern eines derartigen instabilen Zustands ist der NMOS-Transistor 21 vorgesehen, zum Fixieren des Eingabe signals der CMOS-Inverterschaltung In1 auf Erdpotential V_SS.

Nachfolgend wird eine Beschreibung einer zweiten bevorzugten Aus führungsform vorgenommen. Fig. 4 ist ein Schaltbild der Eingabe schaltung der zweiten Ausführungsform. In Fig. 4 bezeichnen die Bezugszeichen 48, 49, 51, 52, 54, 55, 57, 58, 61 PMOS-Transisto ren, und 50, 53, 56, 59, 60, 62 bezeichnen NMOS-Transistoren. Andere Elemente der Fig. 4, die mit denen der Fig. 1 identisch sind oder diesen entsprechen, werden durch dieselben Bezugszei chen bezeichnet.

Die in Reihe verbundenen PMOS-Transistoren 48, 49 und der NMOS- Transistor 50 zwischen den Spannungsquellen 1 und 2, und die PMOS-Transistoren 51, 52 und der NMOS-Transistor 53, die in Reihe zwischen den Spannungsversorgungsquellen 1 und 2 verbunden sind, bilden eine erste Differenzverstärkerschaltung Dif3, d. h. eine CMOS-Differenzverstärkerschaltung mit NMOS-Stromspiegellast. Der Eingabesignalanschluß 3 ist mit der Gateelektrode des PMOS-Tran sistors 49 verbunden, und der Referenzspannungseingabeanschluß 4 ist mit der Gateelektrode des PMOS-Transistors 52 verbunden. Ein erstes Ausgabesignal wird aus der Drainelektrode des NMOS-Transi stors 50 der ersten Differenzverstärkerschaltung Dif3 über eine Signalleitung f ausgegeben, während ein zweites Ausgabesignal aus der Drainelektrode des NMOS-Transistors 53 der ersten Differenz verstärkerschaltung Dif3 über eine Signalleitung g ausgegeben wird.

Die PMOS-Transistoren 54, 55, 57, 58 sowie die NMOS-Transistoren 56, 59 bilden eine zweite Differenzverstärkerschaltung Dif4 mit PMOS-Stromspiegellast. Die Signalleitung f verbindet die Drain elektrode des NMOS-Transistors 50, die als erster Ausgang der ersten Differenzverstärkerschaltung Dif3 dient, mit der Gateelek trode des NMOS-Transistors 56, die als erster Differenzeingang der zweiten Differenzverstärkerschaltung Dif4 dient. Entsprechend verbindet die Signalleitung g die Drainelektrode des NMOS-Transi stors 53, die als zweiter Ausgang der ersten Differenzverstärker schaltung Dif3 dient, mit der Gateelektrode des NMOS-Transistors 59, die als zweiter Differenzeingang der zweiten Differenzver stärkerschaltung Dif4 dient. Der PMOS-Transistor 61 und der NMOS- Transistor 62 bilden eine CMOS-Inverterschaltung In2. Eine Si gnalleitung h verbindet die Drainelektrode des NMOS-Transistors 55, die als Ausgang der zweiten Differenzverstärkerschaltung Dif4 dient, mit den Gateelektroden des PMOS-Transistors 61 und des NMOS-Transistors 62, die als Eingang der CMOS-Inverterschaltung In2 dienen. Die Drainelektroden des PMOS-Transistors 61 und des NMOS-Transistors 62 dienen als Ausgang der CMOS-Inverterschaltung In2 und sind mit dem Ausgabeanschluß 5 verbunden.

Wenn im Betrieb das Erdpotential V_SS an den Steuersignaleingabean schluß 6 der Eingabeschaltung angelegt wird, sind die PMOS-Tran sistoren 48, 51, 54, 57, deren Gateelektroden mit dem Steuersi gnaleingabeanschluß 6 verbunden sind, permanent eingeschaltet. Der NMOS-Transistor 60, dessen Gateelektrode mit dem Steuersi gnaleingabeanschluß 6 verbunden ist, ist permanent ausgeschaltet. Daher sind der erste und der zweite Differenzverstärkerkreis Dif3 und Dif4 aktiviert.

Im obigen Zustand wird angenommen, daß ein Eingabesignal V_IN mit kleiner Amplitude, die auf einem Pegel nahe bei dem Erdpotential V_SS steht, an den Eingabesignalanschluß 3 der Eingabeschaltung angelegt wird, und eine Referenzspannung V_REF nahe bei dem Erdpo tential V_SS an den Referenzspannungseingabeanschluß 4 der Eingabe schaltung angelegt wird. Das Eingabesignal V_IN und die Referenz spannung V_REF werden durch die erste Differenzverstärkerschaltung Dif3 verstärkt, und dann werden Spannungen Vf und Vg über die Signalleitungen f bzw. g aus Fig. 4 ausgegeben. Die Ausgabespan nungen Vf und Vg der ersten Differenzverstärkerschaltung Dif3 werden weiter durch die zweite Differenzverstärkerschaltung Dif4 verstärkt, und dann wird eine Ausgabespannung Vh über die Signal leitung h ausgegeben. Die Ausgabespannung Vh der zweiten Diffe renzverstärkerschaltung Dif4 wird an die Gateelektroden des PMOS- Transistors 61 und des NMOS-Transistors 62 der CMOS-Inverter schaltung In2 über die Signalleitung h angelegt. Der Zusammenhang zwischen der Eingabesignalspannung V_IN, dem Referenzspannungssi gnal V_REF und der Ausgabespannung Vh der zweiten Differenzverstär kerschaltung Dif4 ergibt sich auf dieselbe Weise wie bei Fig. 1 durch:

Vh = (V_IN-V_REF) × Ad1 × Ad2 + V_REF × Ac1 × Ac2 . . . (16)

wobei Ad1 eine Differenzmodusverstärkung der ersten Differenzver stärkerschaltung Dif3 ist, Ac1 eine Gleichtaktmodusverstärkung der ersten Differenzverstärkerschaltung Dif3 ist, Ad2 eine Diffe renzmodusverstärkung der zweiten Differenzverstärkerschaltung Dif4 ist, und Ac2 eine Gleichtaktmodusverstärkung der zweiten Differenzverstärkerschaltung Dif4 ist.

Da die Ausgabespannung Vh der zweiten Differenzverstärkerschal tung Dif4 an die CMOS-Inverterschaltung In2 angelegt wird, die aus dem PMOS-Transistor 61 und dem NMOS-Transistor 62 besteht, werden auf die Ausführungen bezüglich der ersten Ausführungsform verwiesen, wobei die logische Schwellspannung der CMOS-Inverter schaltung In2 durch V_T bezeichnet wird. Die Auswahl der Konstan ten der jeweiligen NMOS-Transistoren zum Erfüllen von sowohl Ac1 1 und Ac2 1 als auch 1 Ad1 und 1 Ad2 führt zu einer Ein gabeschaltung mit einer kleinen Versatzspannung (offset), die als Eingabespannung gilt, unabhängig von einer Änderung der Referenz spannung V_REF, die an den Referenzspannungseingabeanschluß 4 ange legt wird.

Wenn bei der zweiten Ausführungsform das Eingabesignal V_IN und die Referenzspannung V_REF in der Nähe des Erdpotentials V_SS liegen, führt die erste Differenzverstärkerschaltung Dif3 eine Verstär kung des Eingabesignals V_IN und der Referenzspannung V_REF durch. Wenn allerdings das Eingabesignal V_IN und die Referenzspannung V_REF nahe bei dem Spannungsversorgungspotential V_DD liegen, ist eine Differenzverstärkerschaltung mit PMOS-Stromspiegellast geeignet, die Verstärkung des Eingabesignals und der Referenzspannung V_REF wie in Fig. 6 gezeigt durchzuführen. Wie beispielsweise in Fig. 5 gezeigt, wird eine Differenzverstärkerschaltung Dif3a als erste Differenzverstärkerschaltung benutzt. Das Eingabesignal V_IN wird an die Gateelektrode eines NMOS-Transistors 69 angelegt, und dann wird das sich ergebende Signal aus der Drainelektrode eines PMOS- Transistors 68 über die Signalleitung f ausgegeben. Die Referenz spannung V_REF wird an die Gateelektrode eines NMOS-Transistors 72 angelegt, und dann wird das sich ergebende Signal aus der Drain elektrode eines PMOS-Transistors 71 über die Signalleitung g aus gegeben.

Obwohl die Differenzverstärkerschaltung Dif4 mit PMOS-Stromspie gellast als zweite Differenzverstärkerschaltung bei der zweiten bevorzugten Ausführungsform benutzt wird, kann eine Differenzver stärkerschaltung mit NMOS-Stromspiegellast als zweite Differenz verstärkerschaltung benutzt werden. Beispielsweise kann eine Dif ferenzverstärkerschaltung Dif4a, wie in Fig. 6 gezeigt, die zweite Differenzverstärkerschaltung Dif4 aus Fig. 4 ersetzen. Die zweite Differenzverstärkerschaltung Dif4a umfaßt eine Strom spiegellast, die aus NMOS-Transistoren 76, 77 besteht. Die Gate elektroden von PMOS-Transistoren 75 und 78 empfangen die Ausgabe signale der zweiten Differenzverstärkerschaltung Dif4 aus Fig. 4, aus den Signalleitungen f bzw. g, und das sich ergebende Si gnal wird aus der Signalleitung h ausgegeben, die mit der Drain elektrode eines NMOS-Transistors 76 verbunden ist. Allerdings ist unter Berücksichtigung der Betriebsgeschwindigkeit der Eingabe schaltung die zweiten Differenzverstärkerschaltung Dif4 aus Fig. 4 vorteilhafter, die das Eingabesignal am NMOS-Transistors emp fängt.

Eine nachfolgende Differenzverstärkerschaltung ist verbunden mit der ersten Differenzverstärkerschaltung Dif3 in der zweiten Aus führungsform aus Fig. 4 gezeigt. Mehrere Differenzverstärker schaltungen können kaskadiert sein, welche zum Erhöhen des Pro dukts der Gleichtaktmodusverstärkungen Ac1 × Ac2 der ersten und der zweiten Differenzverstärkerschaltung Dif3 und Dif4 aus Fig. 1 vorteilhaft ist, und zum Erhöhen des Produkts der Differenzmo dusverstärkungen Ad1 × Ad2 der ersten Differenzverstärkerschal tungen Dif3 und Dif4. Die Anzahl von zu kaskadierenden Differenz verstärkerschaltungen sollte entsprechend mit Vorgaben bezüglich eines Spannungsverbrauchs und weiteren Charakteristiken der Ein gabeschaltung bestimmt werden.

Beim Anlegen des Spannungsversorgungspotentials V_DD an den Steuer signaleingabeanschluß 6 in Fig. 4 schalten die PMOS-Transistoren 48, 51 und 54, 57 aus, so daß der erste und der zweite Differenz verstärkerkreis Dif3 und Dif4 inaktiv werden. In diesem Zustand wird ein Test auf Kurzschlüsse zwischen den Spannungsquellen 1 und 2 durchgeführt. Allerdings ist der Eingang der CMOS-Inverter schaltung In2 instabil, und folglich tritt die Eingabeschaltung in einen instabilen Zustand. Um einen derartigen instabilen Zu stand zu verhindern, ist der NMOS-Transistor 60 vorgesehen, zum Fixieren des Eingabesignals der CMOS-Inverterschaltung In2 auf Erdpotential V_SS.

Claims

1. Eingabeschaltung für eine integrierte Halbeiterschaltungs vorrichtung, die ein binäres Signal empfängt, und die ein erstes Potential oder ein zweites Potential höher als das erste Poten tial als Reaktion auf das Binärsignal ausgibt, mit
einem Eingabeanschluß (3) zum Empfangen des binären Eingabesi gnals, einem Referenzspannungseingabeanschluß (4), der eine Refe renzspannung empfängt, die als Referenz zur Unterscheidung von Logikzuständen dient,
einer Spannungsänderungsschaltung (LS1), die mit dem Eingabean schluß und dem Referenzspannungseingabeanschluß verbunden ist, zum Durchführen einer Spannungsänderung dergestalt, daß das Ein gabesignal und die Referenzspannung um einen vorbestimmten Span nungsbetrag als Ausgabesignale verschoben werden,
mindestens einer kaskadierten Differenzverstärkerschaltung (Dif1; Dif2) mit einem ersten und einem zweiten differentiellen Eingang, die die Ausgabesignale der Spannungsänderungsschaltung empfangen, zum Verstärken einer Differenz zwischen dem Eingabesignal und der Referenzspannung und zum Ausgeben der verstärkten Differenz, und einer CMOS-Inverterschaltung (In1) mit einem mit dem Ausgang der Differenzverstärkerschaltung verbundenen Eingang und einem Aus gang zum Ausgeben des ersten oder des zweiten Potentials als Re aktion auf die Differenzverstärkerschaltung und
einem mit dem Ausgang der CMOS-Inverterschaltung verbundenen Aus gabeanschluß.

2. Eingabeschaltung nach Anspruch 1, dadurch gekennzeichnet, daß
die Differenzverstärkerschaltung eine Mehrzahl von kaskadierten Differenzverstärkerschaltungen aufweist.

3. Eingabeschaltung nach Anspruch 2, dadurch gekennzeichnet, daß
die Mehrzahl von Differenzverstärkerschaltungen eine CMOS-Diffe renzverstärkerschaltung mit einer NMOS-Stromspiegellast aufweist.

4. Eingabeschaltung nach Anspruch 3, dadurch gekennzeichnet, daß
die CMOS-Differenzverstärkerschaltung mit NMOS-Stromspiegellast aufweist:

(a) eine erste Differenzverstärkerschaltung mit
einem ersten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit dem ersten differentiellen Eingang verbundenen Gateelektrode und einer Drainelektrode,
einem zweiten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit dem zweiten differentiel len Eingang verbundenen Gateelektrode und einer Drainelektrode,
einem ersten NMOS-Transistor mit einer mit der Drainelektrode des ersten PMOS-Transistors verbundenen Drainelektrode, einer mit dem ersten Potential verbundenen Sourceelektrode und einer Gateelek trode, und
einem zweiten NMOS-Transistor mit einer mit der Gateelektrode des ersten NMOS-Transistors und mit der Gateelektrode des zweiten PMOS-Transistors verbundenen Gateelektrode, einer mit der Drain elektrode des zweiten PMOS-Transistors verbundenen Drainelektrode und einer mit dem ersten Potential verbundenen Sourceelektrode, und
(b) eine zweite Differenzverstärkerschaltung aufweist, mit
einem dritten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Gateelektrode und einer Drainelektrode,
einem vierten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des zweiten NMOS-Transistors verbundenen Gateelektrode und einer Drainelektrode,
einem dritten NMOS-Transistor mit einer mit der Drainelektrode des dritten PMOS-Transistors verbundenen Drainelektrode, einer mit dem ersten Potential verbundenen Sourceelektrode und einer Gateelektrode, sowie
einem vierten NMOS-Transistor mit einer mit der Gateelektrode des dritten NMOS-Transistors und der Drainelektrode des vierten PMOS- Transistors verbundenen Gateelektrode, einer mit der Gateelektro de des vierten PMOS-Transistors verbundenen Drainelektrode und einer mit dem ersten Potential verbundenen Sourceelektrode.

5. Eingabeschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die Eingabeschaltung benutzt wird, wenn sowohl das in den Einga beanschluß eingegebene Eingabesignal und die in den Referenzspan nungseingabeanschluß eingegebene Referenzspannung auf einem Pegel näher dem ersten Potential als dem zweiten Potential stehen, wobei die Spannungsänderungsschaltung aufweist:
einen fünften PMOS-Transistor mit einer mit dem Eingabeanschluß verbundenen Gateelektrode, einer mit dem ersten differentiellen Eingang verbundenen Sourceelektrode zum Empfangen eines vorbe stimmten Stroms und einer mit dem ersten Potential verbundenen Gateelektrode und
einen sechsten PMOS-Transistor mit einer mit dem Referenzspan nungseingabeanschluß verbundenen Gateelektrode, einer mit dem zweiten differentiellen Eingang verbundenen Sourceelektrode zum Empfangen eines vorbestimmten Stroms, und einer mit dem ersten Potential verbundenen Drainelektrode.

6. Eingabeschaltung nach Anspruch 5, dadurch gekennzeichnet, daß
die Spannungsänderungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung zum Ausgeben eines vorbe stimmten Potentials,
einen siebten PMOS-Transistors mit einer Gateelektrode zum Emp fangen des vorbestimmten Potentials von der Vorspannungserzeu gungsschaltung, einer mit dem zweiten Potential verbundenen Sour ceelektrode und einer mit der Sourceelektrode des fünften PMOS- Transistors verbundenen Drainelektrode, zum Anlegen des vorbe stimmten Stroms an die Sourceelektrode des fünften PMOS-Transi stors, und
einen achten PMOS-Transistor mit einer Gateelektrode zum Empfan gen des vorbestimmten Potentials von der Vorspannungserzeugungs schaltung, einer Sourceelektrode, die mit dem zweiten Potential verbunden ist, und einer mit der Sourceelektrode des sechsten PMOS-Transistors verbundenen Drainelektrode, zum Anlegen des vor bestimmten Stroms an die Sourceelektrode des sechsten PMOS-Tran sistors.

7. Eingabeschaltung nach Anspruch 5, gekennzeichnet durch, einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals und
einen fünften NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode und einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die Vorspannungserzeugungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung mit Steuerfunktion, die mit dem Steuersignaleingabeanschluß verbunden ist, zum Ausgeben des ersten Potentials als vorbestimmtes Potential beim Empfangen des Steuersignals aus dem Steuersignaleingabeanschluß, wobei die erste Differenzverstärkerschaltung aufweist:
einen neunten PMOS-Transistor, der in Reihe zwischen den Source elektroden des ersten und des zweiten PMOS-Transistors und dem zweiten Potential verbunden ist und eine mit dem Steuersignalein gabeanschluß verbundene Gateelektrode aufweist, und
wobei die zweite Differenzverstärkerschaltung aufweist:
einen zehnten PMOS-Transistor, der in Reihe zwischen den Source elektroden des dritten und des vierten PMOS-Transistors und dem zweiten Potential verbunden ist und eine Gateelektrode aufweist, die mit dem Steuersignaleingabeanschluß verbunden ist.

8. Eingabeschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die Eingabeschaltung benutzt wird, wenn sowohl das an den Einga beanschluß angelegte Eingabesignal als auch die in den Referenz spannungseingabeanschluß eingegebene Referenzspannung auf Pegeln stehen, die näher dem zweiten Potential als dem ersten Potential sind,
wobei die Spannungsänderungsschaltung aufweist:
einen fünften NMOS-Transistor mit einem mit dem Eingabeanschluß verbundenen Gate, einer mit den ersten differentiellen Eingang verbundenen Sourceelektrode zum Empfangen eines vorbestimmten Stroms und einer mit dem zweiten Potential verbundenen Drainelek trode, und
einen sechsten NMOS-Transistor mit einer mit dem Referenzspan nungseingabeanschluß verbundenen Gateelektrode, einer mit dem zweiten differentiellen Eingang verbundenen Sourceelektrode zum Empfangen eines vorbestimmten Stroms und einer mit dem zweiten Potential verbundenen Drainelektrode.

9. Eingabeschaltung nach Anspruch 8, dadurch gekennzeichnet, daß
die Spannungsänderungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung zum Ausgeben eines vorbe stimmten Potentials,
einen siebten NMOS-Transistor mit einer Gateelektrode zum Empfan gen des vorbestimmten Potentials aus der Vorspannungserzeugungs schaltung, einer mit dem ersten Potential verbundenen Sourceelek trode und einer mit der Sourceelektrode des fünften NMOS-Transi stors verbundenen Drainelektrode, zum Anlegen des vorbestimmten Stroms an die Sourceelektrode des fünften NMOS-Transistors, und
einen achten NMOS-Transistor mit einer das vorbestimmte Potential der Vorspannungserzeugungsschaltung empfangenden Gateelektrode, einer mit dem ersten Potential verbundenen Sourceelektrode und
einer mit der Sourceelektrode des sechsten NMOS-Transistors ver bundenen Drainelektrode, zum Anlegen des vorbestimmten Stromes an die Sourceelektrode des sechsten NMOS-Transistors.

10. Eingabeschaltung nach Anspruch 9, gekennzeichnet durch, einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals und
einen neunten NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode und einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die Vorspannungserzeugungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung mit einer Steuerfunktion, die mit dem Steuersignaleingabeanschluß verbunden ist, zum Ausge ben des zweiten Potentials als vorbestimmtem Potential beim Emp fangen des logisch invertierten Signals des Steuersignals aus dem Steuersignaleingabeanschluß,
wobei die erste Differenzverstärkerschaltung aufweist:
einen fünften PMOS-Transistor, der in Reihe zwischen den Source elektroden des ersten und des zweiten PMOS-Transistors und dem zweiten Potential verbunden ist und mit seiner Gateelektrode mit dem Steuersignaleingabeanschluß verbunden ist und
wobei die zweite Differenzverstärkerschaltung aufweist:
einen sechsten PMOS-Transistor, der in Reihe zwischen den Source elektroden des dritten und des vierten PMOS-Transistors und dem zweiten Potential verbunden ist und mit seiner Gateelektrode mit dem Steuersignaleingabeanschluß verbunden ist.

11. Eingabeschaltung nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die Mehrzahl von Differenzverstärkerschaltungen eine CMOS-Inver terschaltung mit PMOS-Stromspiegellast aufweist.

12. Eingabeschaltung nach Anspruch 11, dadurch gekennzeichnet, daß die CMOS-Inverterschaltung mit PMOS-Stromspiegellast aufweist:

(a) eine erste Differenzverstärkerschaltung mit
einem ersten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit dem ersten differentiellen Eingang verbundenen Gateelektrode und einer Drainelektrode,
einem zweiten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit dem zweiten differentiel len Eingang verbundenen Gateelektrode und einer Drainelektrode,
einem ersten PMOS-Transistor mit einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Drainelektrode, einer mit dem zweiten Potential verbundenen Sourceelektrode und einer Gateelek trode, sowie
einem zweiten PMOS-Transistor mit einer mit der Gateelektrode des ersten PMOS-Transistors und der Drainelektrode des zweiten NMOS- Transistors verbundenen Gateelektrode, einer mit der Drainelek trode des zweiten NMOS-Transistors verbundenen Drainelektrode und einer mit dem zweiten Potential verbundenen Sourceelektrode, und
(b) eine zweite Differenzverstärkerschaltung mit
einem dritten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten PMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem vierten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des zweiten PMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem dritten PMOS-Transistor mit einer mit der Drainelektrode des dritten NMOS-Transistors verbundenen Drainelektrode, einer mit dem zweiten Potential verbundenen Sourceelektrode sowie einer Gateelektrode, und
einem vierten PMOS-Transistor mit einer mit der Gateelektrode des dritten PMOS-Transistors und der Drainelektrode des vierten NMOS- Transistors verbundenen Gateelektrode, einer mit der Drainelek trode des vierten NMOS-Transistors verbundenen Drainelektrode sowie einer mit dem zweiten Potential verbundenen Gateelektrode.

13. Eingabeschaltung nach Anspruch 12, dadurch gekennzeichnet, daß
die Eingabeschaltung benutzt wird, wenn sowohl das in den Einga beanschluß eingegebene Eingabesignal als auch die in den Refe renzspannungseingabeanschluß eingegebene Referenzspannung auf Pegel stehend, die näher dem ersten Potential als dem zweiten Potential sind,
wobei die Spannungsänderungsschaltung aufweist:
einen fünften PMOS-Transistor mit einer mit dem Eingabeanschluß verbundenen Gateelektrode, einer mit dem ersten differentiellen Eingang verbundenen Sourceelektrode zum Empfangen eines vorbe stimmten Stroms und einer mit dem ersten Potential verbundenen Drainelektrode, und
einen sechsten PMOS-Transistor mit einer mit dem Referenzspan nungseingabeanschluß verbundenen Gateelektrode, einer mit dem zweiten differentiellen Eingang verbundenen Sourceelektrode zum Empfangen eines vorbestimmten Stroms und einer mit dem ersten Potential verbundenen Drainelektrode.

14. Eingabeschaltung nach Anspruch 13, dadurch gekennzeichnet, daß
die Spannungsänderungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung zum Ausgeben eines vorbe stimmten Potentials,
einen siebenten PMOS-Transistor mit einer Gateelektrode zum Emp fangen des vorbestimmten Potentials von der Vorspannungserzeu gungsschaltung, einer mit dem zweiten Potential verbundenen Sourceelektrode und einer mit der Sourceelektrode des fünften PMOS-Transistors verbundenen Drainelektrode, zum Anlegen des vor bestimmten Stroms an die Sourceelektrode des fünften PMOS-Transi stors und
einen achten PMOS-Transistor mit einer Gateelektrode zum Empfan gen des vorbestimmten Potentials von der Vorspannungserzeugungs schaltung, einer mit dem zweiten Potential verbundenen Sourcee lektrode und einer Drainelektrode zum Anlegen des vorbestimmten Stroms an die Sourceelektrode des sechsten PMOS-Transistors.

15. Eingabeschaltung nach Anspruch 14, gekennzeichnet durch einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals, und
einen fünften NMOS-Transistor mit einer Drainelektrode, die mit dem Eingang der CMOS-Inverterschaltung verbunden ist, einer mit dem ersten Potential verbundenen Sourceelektrode und einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die Vorspannungserzeugungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung mit einer Steuerfunktion, die mit dem Steuersignaleingabeanschluß verbunden ist, zum Ausge ben des ersten Potentials als vorbestimmtem Potential beim Emp fangen des Steuersignals vom Steuersignaleingabeanschluß, wobei die erste Differenzverstärkerschaltung aufweist:
einen neunten PMOS-Transistor, der in Reihe zwischen den Source elektroden des ersten und des zweiten PMOS-Transistors und dem zweiten Potential verbunden ist und eine Gateelektrode auf weist, die mit dem Steuersignaleingabeanschluß verbunden ist und wobei die zweite Differenzverstärkerschaltung aufweist:
einen zehnten PMOS-Transistor, der in Reihe zwischen den Source elektroden des dritten und vierten PMOS-Transistors und dem zwei ten Potential verbunden ist und eine Gateelektrode aufweist, die mit dem Steuersignaleingabeanschluß verbunden ist.

16. Eingabeschaltung nach Anspruch 12, dadurch gekennzeichnet, daß
die Eingabeschaltung benutzt wird, wenn sowohl das in den Einga beanschluß eingegebene Eingabesignal und die in den Referenzspan nungseingabeanschluß eingegebene Referenzspannung auf einem Pegel näher dem zweiten Potential als dem ersten Potential stehen, wobei die Spannungsänderungsschaltung aufweist:
einen fünften NMOS-Transistor mit einer mit dem Eingabeanschluß verbundenen Gateelektrode, einer mit dem ersten differentiellen Eingang verbundene Sourceelektrode zum Empfangen eines vorbe stimmten Stroms sowie einer mit dem zweiten Potential verbundene Drainelektrode, und
einen sechsten NMOS-Transistor mit einer mit dem Referenzspan nungseingabeanschluß verbundenen Gateelektrode, einer mit dem zweiten differentiellen Eingang verbundenen Sourceelektrode zum Empfangen eines vorbestimmten Stroms und einer mit dem zweiten Potential verbundenen Drainelektrode.

17. Eingabeschaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Spannungsänderungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung zum Ausgeben eines vorbe stimmten Potentials,
einen siebten NMOS-Transistor mit einer Gateelektrode zum Empfan gen des vorbestimmten Potentials von der Vorspannungserzeugungs schaltung, einer mit dem ersten Potential verbundenen Sourceelek trode und einer mit der Sourceelektrode des fünften NMOS-Transi stors verbundenen Drainelektrode, zum Anlegen des vorbestimmten Stroms an die Sourceelektrode des fünften NMOS-Transistors, und
einen achten NMOS-Transistor mit einer Gateelektrode zum Empfan gen des vorbestimmten Potentials von der Vorspannungserzeugungs schaltung, einer mit dem ersten Potential verbundenen Sourceelek trode und einer mit der Sourceelektrode des sechsten NMOS-Transi stors verbundenen Drainelektrode, zum Anlegen des vorbestimmten Stroms an die Sourceelektrode des sechsten NMOS-Transistors.

18. Eingabeschaltung nach Anspruch 17, gekennzeichnet durch einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals und
einen neunten NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode und einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die Vorspannungserzeugungsschaltung aufweist:
eine Vorspannungserzeugungsschaltung mit einer Steuerfunktion, die mit dem Steuersignaleingabeanschluß verbunden ist, zum Ausge ben des zweiten Potentials als vorbestimmtes Potential beim Emp fangen des logisch invertierten Signals des Steuersignals aus dem Steuersignaleingabeanschluß, wobei die erste Differenzverstärkerschaltung aufweist:
einen fünften PMOS-Transistor, der in Reihe zwischen den Sourcee lektroden des ersten und des zweiten PMOS-Transistors und dem zweiten Potential verbunden ist und eine Gateelektrode aufweist, die mit Steuersignaleingabeanschluß verbunden ist, und wobei die zweite Differenzverstärkerschaltung aufweist:
einen sechsten PMOS-Transistor, der in Reihe zwischen den Sour ceelektroden des dritten und des vierten PMOS-Transistors und dem zweiten Potential verbunden ist und eine Gateelektrode aufweist, die mit Steuersignaleingabeanschluß verbunden ist.

19. Eingabeschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die CMOS-Inverterschaltung mit der NMOS-Stromspiegellast auf weist:

(a) eine erste Differenzverstärkerschaltung mit
einem ersten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit dem ersten differentiellen Eingang verbundenen Gateelektrode und einer Drainelektrode,
einen zweiten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit dem zweiten differentiel len Eingang verbundenen Gateelektrode und einer Drainelektrode, einen ersten NMOS-Transistors mit einer mit der Drainelektrode des ersten PMOS-Transistors verbundenen Drainelektrode, einer mit dem ersten Potential verbundenen Sourceelektrode und einer Gatee lektrode, und
einen zweiten NMOS-Transistor mit einer mit der Gateelektrode des ersten NMOS-Transistors und mit der Drainelektrode des zweiten PMOS-Transistors verbundenen Gateelektrode, einer mit der Drain elektrode des PMOS-Transistors verbundenen Drainelektrode und einer mit dem ersten Potential verbundenen Sourceelektrode, und
(b) eine zweite Differenzverstärkerschaltung mit
einem dritten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Gateelektrode und einer Drainelektrode,
einen vierten NMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des zweiten NMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einen dritten PMOS-Transistors mit einer mit der Drainelektrode des dritten NMOS-Transistors verbundenen Drainelektrode, einer mit dem zweiten Potential verbundenen Sourceelektrode und einer Gateelektrode, und
einen vierten PMOS-Transistor mit einer mit der Gateelektrode des dritten PMOS-Transistors und mit der Drainelektrode des vierten NMOS-Transistors verbundenen Gateelektrode, einer mit der Drain elektrode des vierten NMOS-Transistors verbundenen Drainelektrode sowie einer mit dem zweiten Potential verbundenen Sourceelektro de.

20. Eingabeschaltung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß
die Eingabeschaltung so eingerichtet ist, daß die CMOS-Inverter schaltung das erste oder zweite Potential ausgibt, wenn das Ein gabesignal höher als die Referenzspannung ist, und die CMOS-In verterschaltung das zweite oder das erste Potential ausgibt, wenn das Eingabesignal niedriger als die Referenzspannung ist,
wobei die Differenzverstärkerschaltung eine derart ausgebildete Differenzverstärkerschaltung ist, deren Gleichtaktmodusverstär kung dividiert durch ihre Differentialmodusverstärkung geringer als das Verhältnis der Amplitude des Eingabesignals zu einer Än derung der Referenzspannung ist.

21. Eingabeschaltung nach Anspruch 20, dadurch gekennzeichnet, daß die Differenzverstärkerschaltung PMOS- und NMOS-Transistoren der selben Steilheit aufweist.

22. Eingabeschaltung für eine integrierte Halbeiterschaltungs vorrichtung, die ein Binärsignal empfängt, zum Ausgeben eines ersten Potentials oder eines zweiten Potentials höher als das erste Potential, als Reaktion auf das Binärsignal, wobei die Ein gabeschaltung aufweist:
einen das binäre Eingabesignal empfangenen Eingabeanschluß, einen Referenzspannungseingabeanschluß zum Empfangen einer Refe renzspannung, die als Referenz zur Unterscheidung von Logikzu ständen dient,
eine erste Differenzverstärkerschaltung mit einem ersten und ei nem zweiten differentiellen Eingang, die mit dem Eingabeanschluß bzw. dem Referenzspannungseingabeanschluß verbunden sind, zum Verstärken einer Differenz zwischen dem Eingabesignal und der Referenzspannung und zum Ausgeben der verstärkten Referenz, mindestens einer zweiten kaskadierten Differenzverstärkerschal tung, die mit der ersten Differenzverstärkerschaltung verbunden ist, zum weiteren Verstärken der verstärkten Differenz und zum Ausgeben der weiterverstärkten Differenz,
eine CMOS-Inverterschaltung mit einem mit dem Ausgang der zweiten Differenzverstärkerschaltung verbundenen Ausgang und einem Aus gang zum Ausgeben des ersten oder des zweiten Potentials als Re aktion auf das Ausgangssignal der zweiten Differenzverstärker schaltung, und
einen Ausgabeanschluß, der mit dem Ausgang der CMOS-Inverter schaltung verbunden ist.

23. Eingabeschaltung nach Anspruch 22, dadurch gekennzeichnet, daß
die erste Differenzverstärkerschaltung eine CMOS-Differenzver stärkerschaltung mit einer NMOS-Stromspiegellast aufweist, mit einem ersten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit dem ersten differentiellen Eingang verbundenen Gateelektrode und einer Drainelektrode, einem zweiten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit dem zweiten differen tiellen Eingang verbundenen Gateelektrode sowie einer Drainelek trode,
einem ersten NMOS-Transistor mit einer mit der Drainelektrode des ersten PMOS-Transistors verbundenen Drainelektrode, einer mit dem ersten Potential verbundenen Sourceelektrode und einer Gateelek tode, sowie
einem zweiten NMOS-Transistor mit einer mit der Gateelektrode des ersten NMOS-Transistors und mit der Drainelektrode des zweiten PMOS-Transistors verbundenen Gateelektrode, einer mit der Drain elektrode des zweiten PMOS-Transistors verbundenen Drainelektrode und einer mit dem ersten Potential verbundenen Sourceelektrode.

24. Eingabeschaltung nach Anspruch 23, dadurch gekennzeichnet, daß
die zweite Differenzverstärkerschaltung eine CMOS-Inverterschal tung mit einer NMOS-Stromspiegellast aufweist, mit
einem dritten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem vierten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit der Gateelektrode des zweiten NMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem dritten NMOS-Transistor mit einer mit der Drainelektrode des dritten PMOS-Transistors verbundenen Drainelektrode, einer mit dem ersten Potential verbundenen Sourceelektrode sowie einer Gateelektrode, und
einem vierten NMOS-Transistor mit einer mit der Gateelektrode des dritten NMOS-Transistors verbundenen Gateelektrode, einer mit der Drainelektrode des vierten PMOS-Transistors verbundenen Drain elektrode sowie einer mit dem ersten Potential verbundenen Sourceelektrode.

25. Eingabeschaltung nach Anspruch 24, gekennzeichnet durch einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals und
einen fünften NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode sowie einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die erste Differenzverstärkerschaltung aufweist:
einen fünften und einen sechsten PMOS-Transistor, die in Reihe zwischen den Sourceelektroden des ersten bzw. des zweiten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen, und
wobei die zweite Differenzverstärkerschaltung aufweist: einen siebten und einen achten PMOS-Transistor, die in Reihe zwi schen den Sourceelektroden des dritten bzw. des vierten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen.

26. Eingabeschaltung nach Anspruch 23, dadurch gekennzeichnet, daß
die zweite Differenzverstärkerschaltung eine CMOS-Inverterschal tung mit PMOS-Stromspiegellast aufweist, mit
einem dritten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem vierten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode,
einer mit der Drainelektrode des zweiten NMOS-Transistors verbun denen Gateelektrode sowie einer Drainelektrode,
einem dritten PMOS-Transistor mit einer mit der Drainelektrode des dritten NMOS-Transistors verbundenen Drainelektrode, einer mit dem zweiten Potential verbundenen Sourceelektrode sowie einer Gateelektrode, und
einem vierten PMOS-Transistor mit einer mit der Gateelektrode des dritten PMOS-Transistors verbundenen Gateelektrode, einer mit der Drainelektrode des vierten NMOS-Transistors verbundenen Drain elektrode sowie einer mit dem zweiten Potential verbundenen Sour ceelektrode.

27. Eingabeschaltung nach Anspruch 26, gekennzeichnet durch einen Steuersignaleingabeanschluß zum Empfangen des Steuersignals und
einen fünften NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode und einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die erste Differenzverstärkerschaltung aufweist:
einen fünften und einen sechsten PMOS-Transistor, die in Reihe zwischen den Sourceelektroden des ersten bzw. des zweiten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen,
und wobei die zweite Differenzverstärkerschaltung aufweist: einen siebten und einen achten PMOS-Transistor, die in Reihe zwi schen den Sourceelektroden des dritten bzw. des vierten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine Gateelektrode aufweisen, die mit dem Steuersignaleingabean schluß verbunden ist.

28. Eingabeschaltung nach Anspruch 22, dadurch gekennzeichnet, daß
die erste Differenzverstärkerschaltung aufweist:
einen ersten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit dem ersten differentiellen Eingang verbundenen Gateelektrode und einer Drainelektrode,
einen zweiten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit dem zweiten differentiel len Eingang verbundenen Gateelektrode sowie einer Drainelektrode,
einen ersten PMOS-Transistor mit einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Drainelektrode, einer mit dem zweiten Potential verbundenen Sourceelektrode und einer Gateelek trode, und
einen zweiten PMOS-Transistor mit einer mit der Gateelektrode des ersten PMOS-Transistors und mit der Drainelektrode des zweiten NMOS-Transistors verbundenen Gateelektrode, einer mit der Drain elektrode des zweiten NMOS-Transistors verbundenen Drainelektrode sowie einer mit dem zweiten Potential verbundenen Sourceelektro de.

29. Eingabeschaltung nach Anspruch 28, dadurch gekennzeichnet, daß
die zweite Differenzverstärkerschaltung eine CMOS-Differenzver stärkerschaltung mit PMOS-Stromspiegellast aufweist, mit einem dritten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem vierten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode,
einer mit der Drainelektrode des zweiten NMOS-Transistors verbun denen Gateelektrode sowie einer Drainelektrode,
einem dritten PMOS-Transistor mit einer mit der Drainelektrode des dritten NMOS-Transistors verbundenen Drainelektrode, einer mit dem zweiten Potential verbundenen Sourceelektrode sowie einer Gateelektrode, und
einem vierten PMOS-Transistor mit einer mit der Gateelektrode des dritten PMOS-Transistors und mit der Drainelektrode des vierten NMOS-Transistors verbundenen Gateelektrode, einer mit der Drain elektrode des vierten NMOS-Transistors verbundenen Drainelektrode sowie einer mit dem zweiten Potential verbundenen Sourceelektro de.

30. Eingabeschaltung nach Anspruch 29, gekennzeichnet durch einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals und
einen fünften NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode sowie einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die erste Differenzverstärkerschaltung aufweist:
einen fünften und einen sechsten PMOS-Transistor, die in Reihe zwischen den Sourceelektroden des ersten bzw. des zweiten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen,
und wobei die zweite Differenzverstärkerschaltung aufweist: einen siebten und einen achten PMOS-Transistor, die in Reihe zwi schen den Sourceelektroden des dritten bzw. des vierten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen.

31. Eingabeschaltung nach Anspruch 28, dadurch gekennzeichnet, daß
die zweite Differenzverstärkerschaltung eine CMOS-Differenzver stärkerschaltung mit PMOS-Stromspiegellast aufweist, mit einem dritten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem vierten NMOS-Transistor mit einer mit dem ersten Potential verbundenen Sourceelektrode,
einer mit der Drainelektrode des zweiten PMOS-Transistors verbun denen Gateelektrode sowie einer Drainelektrode,
einem dritten PMOS-Transistor mit einer mit der Drainelektrode des dritten NMOS-Transistors verbundenen Drainelektrode, einer mit dem zweiten Potential verbundenen Sourceelektrode sowie einer Gateelektrode, und
einem vierten PMOS-Transistor mit einer mit der Gateelektrode des dritten PMOS-Transistors und der Drainelektrode des vierten NMOS- Transistors verbundenen Gateelektrode, einer mit der Drainelek trode des vierten NMOS-Transistors verbundenen Drainelektrode und einer mit dem zweiten Potential verbundenen Sourceelektrode.

32. Eingabeschaltung nach Anspruch 31, gekennzeichnet durch einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals, und
einen fünften NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode und einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die erste Differenzverstärkerschaltung aufweist:
einen fünften und einen sechsten PMOS-Transistor, die in Reihe zwischen den Sourceelektroden des ersten bzw. des zweiten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen, und
wobei die zweite Differenzverstärkerschaltung aufweist:
einen siebten und einen achten PMOS-Transistor, die in Reihe zwi schen den Sourceelektroden des dritten bzw. des vierten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen.

33. Eingabeschaltung nach Anspruch 22, dadurch gekennzeichnet, daß
die Eingabeschaltung derart ausgebildet ist, daß die CMOS-Inver terschaltung das erste oder das zweite Potential ausgibt, wenn das Eingabesignal höher als die Referenzspannung ist, und die CMOS-Inverterschaltung das zweite oder das erste Potential aus gibt, wenn das Eingabesignal niedriger als die Referenzspannung ist,
wobei jede der ersten und der zweiten Differenzverstärker auf weist:
eine Differenzverstärkerschaltung, die derart ausgebildet ist, daß das Produkt ihrer Gleichtaktmodusverstärkungen geteilt durch das Produkt ihrer Differentialmodusverstärkungen niedriger als das Verhältnis der Amplitude des Eingabesignals zur Änderung der Referenzspannung ist.

34. Eingabeschaltung nach einem der Ansprüche 1 bis 33, dadurch gekennzeichnet, daß die erste Differenzverstärkerschaltung PMOS-und NMOS-Transistoren derselben Steilheit aufweist.

35. Eingabeschaltung nach einem der Ansprüche 1 bis 34, dadurch gekennzeichnet, daß die zweite Differenzverstärkerschaltung PMOS-und NMOS-Transisto ren derselben Steilheit aufweist.

36. Eingabeschaltung nach einem der Ansprüche 22 bis 35, dadurch gekennzeichnet, daß die zweite Differenzverstärkerschaltung eine Mehrzahl von kaska dierten CMOS-Inverterschaltungen mit PMOS-Stromspiegellast auf weist.

37. Eingabeschaltung nach Anspruch 36, dadurch gekennzeichnet, daß
die zweite Differenzverstärkerschaltung eine CMOS-Differenzver stärkerschaltung mit NMOS-Stromspiegellast aufweist, mit
einem dritten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit der Drainelektrode des ersten NMOS-Transistors verbundenen Gateelektrode und einer Drainelektrode,
einem vierten PMOS-Transistor mit einer mit dem zweiten Potential verbundenen Sourceelektrode, einer mit der Gateelektrode des zweiten NMOS-Transistors verbundenen Gateelektrode sowie einer Drainelektrode,
einem dritten NMOS-Transistor mit einer mit der Drainelektrode des dritten PMOS-Transistors verbundenen Drainelektrode, einer mit dem ersten Potential verbundenen Sourceelektrode sowie einer Gateelektrode, und
einem vierten NMOS-Transistor mit einer mit der Gateelektrode des dritten NMOS-Transistors und mit der Drainelektrode des vierten PMOS-Transistors verbundenen Gateelektrode, einer mit der Drain elektrode des vierten PMOS-Transistors verbundenen Drainelektrode und einer mit dem ersten Potential verbundenen Sourceelektrode.

38. Eingabeschaltung nach Anspruch 37, gekennzeichnet durch einen Steuersignaleingabeanschluß zum Empfangen eines Steuersi gnals und
einen fünften NMOS-Transistor mit einer mit dem Eingang der CMOS- Inverterschaltung verbundenen Drainelektrode, einer mit dem er sten Potential verbundenen Sourceelektrode und einer mit dem Steuersignaleingabeanschluß verbundenen Gateelektrode, wobei die erste Differenzverstärkerschaltung aufweist:
einen fünften und einen sechsten PMOS-Transistor, die in Reihe zwischen den Sourceelektroden des ersten bzw. des zweiten PMOS- Transistors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode aufweisen, und
wobei die zweite Differenzverstärkerschaltung aufweist:
einen siebten und achten PMOS-Transistor, die in Reihe zwischen den Sourceelektroden des dritten bzw. des vierten PMOS-Transi stors und dem zweiten Potential verbunden sind und jeweils eine mit dem Steuersignaleingabeanschluß verbundene Gateelektrode auf weisen.