KR970703648A - 신호수신회로와 디지털 신호처리 시스템(signal receiving circuit and digital signal processing system) - Google Patents

신호수신회로와 디지털 신호처리 시스템(signal receiving circuit and digital signal processing system) Download PDF

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KR970703648A
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KR
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signal
channel
amplification
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mosfet
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KR1019960706809A
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노부아키 가나자와
마사오 미즈카미
구니히로 이토오
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
아라이 유우지
히타치 쯔우신 시스템 가부시키가이샤
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Abstract

한 쌍으로 이루어지는 신호전송선로를 통하여 입력된 정상신호가 게이트에 공급된 P채널형의 제1증폭 MOSFET 및 N채널형의 제1증폭 MOSFET와, 상기 한 쌍으로 이루어지는 신호전송선로를 통하여 입력된 역상신호가 게이트에 공급된 P채널형의 제2증폭 MOSFET 및 N채널형의 제2증폭 MOSFET를 이용하여, 상기 P채널형의 제1증폭 MOSFET와 N채널형의 제2증폭 MOSFET의 각각의 이득을 조정하여 합성된 신호진폭이 동작 전압의 거의 중간부에 집약 되도록 한 제1출력신호를 형성하고. 상기 P채널형의 제2증폭 MOSFET와 N채널형의 제1증폭 MOSFET의 각각의 이득을 조정하여 합성된 신호진폭이 동작전압의 거의 중간부에 집약 되도록 한 제2출력신호를 형성한다. 이것에 위해 상기 신호수신회로에 있어서, 고정적인 동작범위 밖에 갖지 않는 센스앰프를 이용하여 광범위하게 걸쳐진 각종의 저진폭 레벨신호를 수신할 수 있고, 다른 저진폭 인터페이스의 반도체 집적회로장치를 조합하여 새로운 최적 시스템을 구축할 수 있다.

Description

신호수신회로와 디지털 신호처리 시스템(SIGNAL RECEIVING CIRCUIT AND
DIGITAL SIGNAL PROCESSING SYSTEM)
[도면의 간단한 설명]
제1도는 본 발명에 관련된 신호수신회로에 이용되는 바람직한 레벨시프트회로의 일실시예를 나타내는 회로도이고,
제2도는 본 발명에 관련된 신호수신회로에 이용되는 바람직한 레벨시프트회로의 다른 일실시예를 나타내는 회로도.
제8도는 본 발명에 관련된 신호수신회로에 이용되는 바람직한 센스앰프의 다른 일실시예를 나타내는 회로도이다.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (6)

  1. 한 쌍으로 이루어지는 신호전송선로를 통하여 입력된 정상(正相) 신호가 게이트에 공급된 P채널형의 제1증폭 MOSEFT 및 N채널형의 제1증폭 MOSFET와, 상기 한 쌍으로 이루어지는 신호전송선로를 통하여 입력된 역상(逆相) 신호가 게이트에 공급된 P채널형의 제2증폭 MOSFET 및 N채널형의 제2증폭 MOSFET를 가지며, 상기 P채널형의 제1증폭 MOSFET와 N채널형의 제2증폭 MOSFET의 출력을 공통화함과 동시에 각각의 이득을 조정하여 합성된 신호진폭이 동작전압의 거의 중간부에 집약되는 제1출력신호를 형성하고, 상기 P채널형의 제2증폭 MOSFET와 N채널형의 제1증폭 MOSFET의 출력을 공통화함과 동시에 각각의 이득을 조정하여 합성된 신호진폭이 동작전압의 거의 중간부에 집약되는 제2출력신호를 형성하는 것을 특징으로 하는 신호수신회로.
  2. 제1항에 있어서, 상기 신호수신회로의 제1출력신호와 제2출력신호는, 차동의 센스앰프에 공급되어 디지털 신호로 변환되는 것을 특징으로 하는 신호수신회로.
  3. 제1항에 있어서, 상기 신호수신회로는, 디지털집적회로의 입력회로에 이용되는 것을 특징으로 하는 신호수신회로.
  4. 제2항에 있어서, 상기 신호수신회로는 디지털집적회로의 입력회로에 이용되는 것을 특징으로 하는 신호수신회로.
  5. 한 쌍으로 이루어지는 제1과 제2의 신호전송선로에 대하여 각각 다른 레벨이 된 상보의 디지털출력신호를 송출시키는 신호송신회로를 포함하는 제1과 제2의 반도체 집적회로장치와, 상기 한 쌍으로 이루어지는 제1의 신호전송 선로를 통하여 입력된 정상(正相) 신호가 게이트에 공급된 P채널형의 제1증폭 MOSFET 및 N채널형의 제1증폭 MOSFET와, 상기 한 쌍으로 이루어지는 제1의 신호전송 선로를 통하여 입력된 역상(逆相) 신호가 게이트에 공급된 P채널형의 제2증폭 MOSFET 및 N채널형의 제2의 증폭 MOSEFT를 포함하고, 상기 P채널형의 제1증폭 MOSFET와 N채널형의 제2증폭 MOSFET의 출력을 공통화함과 동시에 각각 이득을 조정하여 합성된 신호진폭이 동작전압의 거의 중간부에 집약되는 제1의 출력 신호를 형성하며, 상기 P채널형의 제2증폭 MOSFET와 N채널형의 제1증폭 MOSFET의 출력을 공통화함과 동시에 각각의 이득을 조정하여 합성된 신호진폭이 동작전압의 거의 중간부에 집약되는 제2의 출력신호를 형성하는 제1의 신호수신회로와, 이러한 신호수신회로의 출력신호를 받아 디지털신호로 변환하는 차동의 제1의 센스앰프와, 상기 한 쌍으로 이루어지는 제2의 신호전송선로를 통하여 입력된 정상(正相) 신호가 게이트에 공급된 P채널형의 제3증폭 MOSFET 및 N채널형의 제3증폭 MOSFET와, 상기 한 쌍으로 이루어지는 제2의 신호전송선로를 통하여 입력된 역상(逆相) 신호가 게이트에 공급된 P채널형의 제4증폭 MOSFET 및 N채널형의 제4증폭 MOSFET를 포함하며, 상기 P채널형의 제3증폭 MOSFET와 N채널형의 제4증폭 MOSFET의 출력을 공통화함과 동시에 각각 이득을 조정하여 합성된 신호진폭이 동작전압의 거의 중간부에 집약되는 제3의 출력신호를 형성하고, 상기 P채널형의 제4증폭 MOSFET와 N채널형의 제3증폭 MOSFET의 출력을 공통화 함과 동시에 각각의 이득을 조정하여 합성된 신호진폭이 동작전압의 거의 중간부에 집약되는 제4의 출력신호를 형성하는 제2의 신호수신회로와 이러한 신호수신회로의 출력신호를 받아 디지털신호로 변환하는 차동의 제2의 센스앰프를 구비하는 제3의 반도체 집적회로 장치를 포함하는 것을 특징으로 하는 디지털신호처리 시스템.
  6. 제5항에 있어서, 상기 제1과 제2의 반도체 집적회로장치는 각각의 내부논리회로의 회로 형식이 다른 것을 특징으로 하는 디지털신호처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960706809A 1994-06-13 1995-05-25 신호수신회로와 디지털 신호처리 시스템(signal receiving circuit and digital signal processing system) KR970703648A (ko)

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JP15416994 1994-06-13
JP94-154169 1994-06-13
PCT/JP1995/001001 WO1995034954A1 (fr) 1994-06-13 1995-05-25 Circuit de reception de signaux et systeme de traitement numerique de signaux

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US5880601A (en) 1999-03-09
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