JPH04175011A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH04175011A JPH04175011A JP2303439A JP30343990A JPH04175011A JP H04175011 A JPH04175011 A JP H04175011A JP 2303439 A JP2303439 A JP 2303439A JP 30343990 A JP30343990 A JP 30343990A JP H04175011 A JPH04175011 A JP H04175011A
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- JP
- Japan
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- inverter
- input
- potential
- buffer circuit
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 238000005513 bias potential Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 7
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- 238000004519 manufacturing process Methods 0.000 description 2
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力バッファ回路に関し、特にスクランブルや
ＣＭＩ符号化されたＥＣＬレベル振幅の高速ディジタル
信号を、ＣＭＯＳベルに変換する大力バッファ回路に関
する。
ＣＭＩ符号化されたＥＣＬレベル振幅の高速ディジタル
信号を、ＣＭＯＳベルに変換する大力バッファ回路に関
する。
従来のＥＣＬレベル信号入力をＣＭＯＳレベルに変換す
る入力バッファ回路としては、第４図に示す構成のもの
がある。この回路は、微小ＥＣＬ振幅（−１，８ｖ 〜
−０，９ｖ）信号Ｖｌｖ＋をＣＭＯ３振幅（−５ｖ〜Ｏ
ｖ）の出力信号Ｖ ｏ ｕ Ｌに増幅するために、差動
増幅段１０及びインバータ段１１から構成される。差動
増幅段１０は、基準電圧Ｖ ｒａｒ （−１，３Ｖ
）に対する差動ゲインを確保するために用いられ、アク
ティブロードとして使用されるＰＭＯＳトランジスタＭ
ＰＩ、ＭＰ２と、駆動トランジスタとして使用されるＮ
ＭＯ８）ランジスタＭＨ１，ＭＮ２とで構成される。通
常のＣＭＯＳレベルの入力バッファのように、インバー
タで直接入力信号を受けないのは、ＣＭＯＳインバータ
のしきい値電位の製造ばらつきが大きく、ＥＣＬレベル
のしきい値電位であるＶ、、＝−１，３ｖに設定するの
が難しいからである。この差動増幅段１０の出力は、Ｃ
ＭＯＳレベルまではフルスイングしないこと、及び負荷
駆動能力が小サイため、ＰＭＯＳトランジスタＭＰ３．
ＮＭＯＳトランジスタＭＮ３で構成されるインバータ段
１１による増幅が必要となる。
る入力バッファ回路としては、第４図に示す構成のもの
がある。この回路は、微小ＥＣＬ振幅（−１，８ｖ 〜
−０，９ｖ）信号Ｖｌｖ＋をＣＭＯ３振幅（−５ｖ〜Ｏ
ｖ）の出力信号Ｖ ｏ ｕ Ｌに増幅するために、差動
増幅段１０及びインバータ段１１から構成される。差動
増幅段１０は、基準電圧Ｖ ｒａｒ （−１，３Ｖ
）に対する差動ゲインを確保するために用いられ、アク
ティブロードとして使用されるＰＭＯＳトランジスタＭ
ＰＩ、ＭＰ２と、駆動トランジスタとして使用されるＮ
ＭＯ８）ランジスタＭＨ１，ＭＮ２とで構成される。通
常のＣＭＯＳレベルの入力バッファのように、インバー
タで直接入力信号を受けないのは、ＣＭＯＳインバータ
のしきい値電位の製造ばらつきが大きく、ＥＣＬレベル
のしきい値電位であるＶ、、＝−１，３ｖに設定するの
が難しいからである。この差動増幅段１０の出力は、Ｃ
ＭＯＳレベルまではフルスイングしないこと、及び負荷
駆動能力が小サイため、ＰＭＯＳトランジスタＭＰ３．
ＮＭＯＳトランジスタＭＮ３で構成されるインバータ段
１１による増幅が必要となる。
このような従来の入力バッファ回路で問題となる点は、
基準電圧Ｖ ｒ ｅ ｒが必要なこと、及び差動増幅段
１０の駆動能力の低さが、バッファ全体の遅延の支配項
となることである。
基準電圧Ｖ ｒ ｅ ｒが必要なこと、及び差動増幅段
１０の駆動能力の低さが、バッファ全体の遅延の支配項
となることである。
特にＣＭＯＳディジタル回路においては、安定な電圧源
を得るためには、アナログ回路である基準電圧発生回路
が余分に必要となり、製造コストの上昇につながる。又
、差動増幅段１０のインバータ段１１を駆動する必要が
あり、インバータ段１１を高速化するために、トランジ
スタＭＰ３゜ＭＮ３のサイズを大きくすると、差動増幅
段１０に対する負荷が増大し、結果として遅延が増大し
てしまう。
を得るためには、アナログ回路である基準電圧発生回路
が余分に必要となり、製造コストの上昇につながる。又
、差動増幅段１０のインバータ段１１を駆動する必要が
あり、インバータ段１１を高速化するために、トランジ
スタＭＰ３゜ＭＮ３のサイズを大きくすると、差動増幅
段１０に対する負荷が増大し、結果として遅延が増大し
てしまう。
本発明の目的は、前記欠点を解決し、基準電圧が不要で
、遅延が増大することのないようにした入力バッファ回
路を提供することにある。
、遅延が増大することのないようにした入力バッファ回
路を提供することにある。
本発明の構成は、微小振幅信号を入力端子から入力して
、内部論理振幅レベルまで増幅して出力する入力バッフ
ァ回路において、信号レベル増幅を行なう第１のインバ
ータと、前記第１のインノく−タの入力にバイアス電位
を与える、入出力を短絡した第２のインバータと、前記
入力端子と前記第１のインバータの入力とを接続する容
量素子とを備えたことを特徴とする。
、内部論理振幅レベルまで増幅して出力する入力バッフ
ァ回路において、信号レベル増幅を行なう第１のインバ
ータと、前記第１のインノく−タの入力にバイアス電位
を与える、入出力を短絡した第２のインバータと、前記
入力端子と前記第１のインバータの入力とを接続する容
量素子とを備えたことを特徴とする。
次に本発明を図面を参照して説明する。
第１図は本発明の第１の実施例の入力、＜ツファ回路の
回路図である。
回路図である。
第１図において、本実施例の入カッくツファ回路ハ、入
力端子ｖ１．．が、ドレイン・ソース間を短絡したＰ、
ＮＭＯ８）ランジスタＭＰ３．ＭＮ３により構成される
容量素子２０を介して、Ｐ、ＮＭＯ８）ランジスタＭＰ
Ｉ、ＭＨＩにより構成される第１のインバータ入力２２
に接続される。
力端子ｖ１．．が、ドレイン・ソース間を短絡したＰ、
ＮＭＯ８）ランジスタＭＰ３．ＭＮ３により構成される
容量素子２０を介して、Ｐ、ＮＭＯ８）ランジスタＭＰ
Ｉ、ＭＨＩにより構成される第１のインバータ入力２２
に接続される。
つまり、容量はＰ、ＮＭＯ８）ランジスタＭＰ３、ＭＮ
３のゲートとドレイン、又はゲートとソース間の寄生容
量で実現される。
３のゲートとドレイン、又はゲートとソース間の寄生容
量で実現される。
第１のインバータ２２の入力には、Ｐ、ＮＭＯＳトラン
ジスタＭＰ２．ＭＮ２で構成され、入出力を短絡した第
２のインバータ２１の出力が接続される。第２のインバ
ータ２１は入出力を短絡しているので、第２図に示すよ
うに、入出力の電位はしきい値電位Ｖｔｈとなる。第１
のインバータ２２の入力電位は、このしきい値電位Ｖｔ
ｈにバイアスされる。従って、第１のインバータ２２と
第２のインバータ２１のしきい値を等しくしておけば、
第１のインバータ２２は常に高ゲインの動作点にバイア
スされることになる。
ジスタＭＰ２．ＭＮ２で構成され、入出力を短絡した第
２のインバータ２１の出力が接続される。第２のインバ
ータ２１は入出力を短絡しているので、第２図に示すよ
うに、入出力の電位はしきい値電位Ｖｔｈとなる。第１
のインバータ２２の入力電位は、このしきい値電位Ｖｔ
ｈにバイアスされる。従って、第１のインバータ２２と
第２のインバータ２１のしきい値を等しくしておけば、
第１のインバータ２２は常に高ゲインの動作点にバイア
スされることになる。
前述したように、ＣＭＯＳインバータのしきい値を特定
電位に設定することは難しい。しかし、インバータのし
きい値はトランジスタサイズの比率で求まるため、２つ
のインバータのしきい値を一致させることは、２つのイ
ンバータを構成するトランジスタのサイズを同−又は同
一比率にすることで容易に実現可能である。
電位に設定することは難しい。しかし、インバータのし
きい値はトランジスタサイズの比率で求まるため、２つ
のインバータのしきい値を一致させることは、２つのイ
ンバータを構成するトランジスタのサイズを同−又は同
一比率にすることで容易に実現可能である。
但し、この回路は容量素子２０によって入力端子と分離
されているため、直流電位の伝達は不可能である。従っ
て、適用できる入力信号は、ＣＭＩ符号やスクランブル
された信号などの入力端子での直流電位が一定のものに
限られる。
されているため、直流電位の伝達は不可能である。従っ
て、適用できる入力信号は、ＣＭＩ符号やスクランブル
された信号などの入力端子での直流電位が一定のものに
限られる。
第３図は本発明の第２の実施例の大力バッファ回路の回
路図である。第３図において、本実施例は制御入力端子
ＴＥＳＴ、第３のインバータＩＮＶ３．容量素子２０を
短絡するためのトランスファーゲートのトランジスタＭ
Ｐ４．ＭＮ４以外は、前記第１の実施例と同じであり、
ＴＥＳＴ入力がローレベルの時には、動作も同じである
。
路図である。第３図において、本実施例は制御入力端子
ＴＥＳＴ、第３のインバータＩＮＶ３．容量素子２０を
短絡するためのトランスファーゲートのトランジスタＭ
Ｐ４．ＭＮ４以外は、前記第１の実施例と同じであり、
ＴＥＳＴ入力がローレベルの時には、動作も同じである
。
ＴＥＳＴ入力が、ハイレベルになると、入力端子ｖＩｆ
ｌはトランジスタＭＰ４．ＭＮ４を介して、第１のイン
バータ２２の入力と直流的に接続される。従って、試験
時にはこの状態でＣＭＩ符号やスクランブルされた符号
ではなく、通常のテストパターンでの試験が可能となる
。
ｌはトランジスタＭＰ４．ＭＮ４を介して、第１のイン
バータ２２の入力と直流的に接続される。従って、試験
時にはこの状態でＣＭＩ符号やスクランブルされた符号
ではなく、通常のテストパターンでの試験が可能となる
。
以上説明したように、本発明の入力バッファ回路は、高
ゲインにバイアスしたインバータを容量素子によって入
力端子と結合することにより、基準電圧源や、差動増幅
段を用いずに、ＥＣＬレベル信号（特にＣＭＩ符号やス
クランブルされた符号等）をＣＭＯＳレベルに変換でき
るという効果を有する。
ゲインにバイアスしたインバータを容量素子によって入
力端子と結合することにより、基準電圧源や、差動増幅
段を用いずに、ＥＣＬレベル信号（特にＣＭＩ符号やス
クランブルされた符号等）をＣＭＯＳレベルに変換でき
るという効果を有する。
第１図は本発明の第１の実施例の入力バッフ１回路の回
路図、第２図は第１図のインバータの入出力特性を表わ
す特性図、第３図は本発明の第２の実施例の入力バッフ
ァ回路の回路図、第４図は従来例の大力バッファ回路の
回路図である。 ＶＩ、ｌ：入力端子、Ｖｏ、；出力、Ｖ ＤＤ ；正電
源、Ｖｓｓ；負電源、Ｖｒｅｒ ＋基準電源、ＭＰ１〜
ＭＰ４；ＰチャネルＭＯ８）ランジスタ、ＭＮＩ〜ＭＮ
４；ＮチャンネルＭＯ８）ランジスタ、ＩＮＶＩ 〜Ｉ
ＮＶ３ ；イア／（−９，１０・・・差動増幅段、１１
・・・インバータ段、２０・・・容量素子、２１．２２
・・・インバータ。
路図、第２図は第１図のインバータの入出力特性を表わ
す特性図、第３図は本発明の第２の実施例の入力バッフ
ァ回路の回路図、第４図は従来例の大力バッファ回路の
回路図である。 ＶＩ、ｌ：入力端子、Ｖｏ、；出力、Ｖ ＤＤ ；正電
源、Ｖｓｓ；負電源、Ｖｒｅｒ ＋基準電源、ＭＰ１〜
ＭＰ４；ＰチャネルＭＯ８）ランジスタ、ＭＮＩ〜ＭＮ
４；ＮチャンネルＭＯ８）ランジスタ、ＩＮＶＩ 〜Ｉ
ＮＶ３ ；イア／（−９，１０・・・差動増幅段、１１
・・・インバータ段、２０・・・容量素子、２１．２２
・・・インバータ。
Claims (1)
- 微小振幅信号を入力端子から入力して、内部論理振幅レ
ベルまで増幅して出力する入力バッファ回路において、
信号レベル増幅を行なう第１のインバータと、前記第１
のインバータの入力にバイアス電位を与える、入出力を
短絡した第２のインバータと、前記入力端子と前記第１
のインバータの入力とを接続する容量素子とを備えたこ
とを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303439A JP3052371B2 (ja) | 1990-11-08 | 1990-11-08 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303439A JP3052371B2 (ja) | 1990-11-08 | 1990-11-08 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04175011A true JPH04175011A (ja) | 1992-06-23 |
| JP3052371B2 JP3052371B2 (ja) | 2000-06-12 |
Family
ID=17921017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303439A Expired - Lifetime JP3052371B2 (ja) | 1990-11-08 | 1990-11-08 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052371B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110419A (ja) * | 2001-06-26 | 2003-04-11 | Seiko Epson Corp | レベルシフタ及びそれを用いた電気光学装置 |
| WO2003043087A1 (fr) * | 2001-11-13 | 2003-05-22 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
| JP2010219977A (ja) * | 2009-03-18 | 2010-09-30 | Sumitomo Electric Device Innovations Inc | スイッチング回路及びその試験方法 |
| JP2018515991A (ja) * | 2015-05-18 | 2018-06-14 | クアルコム，インコーポレイテッド | レプリカバイアス印加を用いる高速ａｃ結合インバータベースバッファ |
-
1990
- 1990-11-08 JP JP2303439A patent/JP3052371B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110419A (ja) * | 2001-06-26 | 2003-04-11 | Seiko Epson Corp | レベルシフタ及びそれを用いた電気光学装置 |
| WO2003043087A1 (fr) * | 2001-11-13 | 2003-05-22 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
| JP2010219977A (ja) * | 2009-03-18 | 2010-09-30 | Sumitomo Electric Device Innovations Inc | スイッチング回路及びその試験方法 |
| JP2018515991A (ja) * | 2015-05-18 | 2018-06-14 | クアルコム，インコーポレイテッド | レプリカバイアス印加を用いる高速ａｃ結合インバータベースバッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052371B2 (ja) | 2000-06-12 |
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