JP3052371B2 - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JP3052371B2 JP3052371B2 JP2303439A JP30343990A JP3052371B2 JP 3052371 B2 JP3052371 B2 JP 3052371B2 JP 2303439 A JP2303439 A JP 2303439A JP 30343990 A JP30343990 A JP 30343990A JP 3052371 B2 JP3052371 B2 JP 3052371B2
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- Japan
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- input
- inverter
- buffer circuit
- input buffer
- terminal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力バッファ回路に関し、特にスクランブル
やCMI符号化されたECLレベル振幅の高速ディジタル信号
を、CMOSベルに変換する入力バッファ回路に関する。
やCMI符号化されたECLレベル振幅の高速ディジタル信号
を、CMOSベルに変換する入力バッファ回路に関する。
従来のECLレベル信号入力をCMOSレベルに変換する入
力バッファ回路としては、第４図に示す構成のものがあ
る。この回路は、微小ECL振幅（−1.8v〜−0.9v）信号V
inをCMOS振幅（−5v〜0v）の出力信号Voutに増幅するた
めに、差動増幅段10及びインバータ段11から構成され
る。差動増幅段10は、基準電圧Vref（−1.3v）に対する
差動ゲインを確保するために用いられ、アクティブロー
ドとして使用されるPMOSトランジスタMP1,MP2と、駆動
トランジスタとして使用されるNMOSトランジスタMN1,MN
2とで構成される。通常のCMOSレベルの入力バッファの
ように、インバータで直接入力信号を受けないのは、CM
OSインバータのしきい値電位の製造ばらつきが大きく、
ECLレベルのしきい値電位であるVref＝−1.3vに設定す
るのが難しいからである。この差動増幅段10の出力は、
CMOSレベルまではフルスイングしないこと、及び負荷駆
動能力が小さいため、PMOSトランジスタMP3,NMOSトラン
ジスタMN3で構成されるインバータ段11による増幅が必
要となる。
力バッファ回路としては、第４図に示す構成のものがあ
る。この回路は、微小ECL振幅（−1.8v〜−0.9v）信号V
inをCMOS振幅（−5v〜0v）の出力信号Voutに増幅するた
めに、差動増幅段10及びインバータ段11から構成され
る。差動増幅段10は、基準電圧Vref（−1.3v）に対する
差動ゲインを確保するために用いられ、アクティブロー
ドとして使用されるPMOSトランジスタMP1,MP2と、駆動
トランジスタとして使用されるNMOSトランジスタMN1,MN
2とで構成される。通常のCMOSレベルの入力バッファの
ように、インバータで直接入力信号を受けないのは、CM
OSインバータのしきい値電位の製造ばらつきが大きく、
ECLレベルのしきい値電位であるVref＝−1.3vに設定す
るのが難しいからである。この差動増幅段10の出力は、
CMOSレベルまではフルスイングしないこと、及び負荷駆
動能力が小さいため、PMOSトランジスタMP3,NMOSトラン
ジスタMN3で構成されるインバータ段11による増幅が必
要となる。
このような従来の入力バッファ回路で問題となる点
は、基準電圧Vrefが必要なこと、及び差動増幅段10の駆
動能力を低さが、バッファ全体の遅延の支配項となるこ
とである。
は、基準電圧Vrefが必要なこと、及び差動増幅段10の駆
動能力を低さが、バッファ全体の遅延の支配項となるこ
とである。
特にCMOSディジタル回路においては、安定な電圧源を
得るためには、アナログ回路である基準電圧発生回路が
余分に必要となり、製造コストの上昇につながる。又、
差動増幅段10のインバータ段11を駆動する必要があり、
インバータ段11を高速化するために、トランジスタMP3,
MN3のサイズを大きくすると、差動増幅段10に対する負
荷が増大し、結果として遅延が増大してしまう。
得るためには、アナログ回路である基準電圧発生回路が
余分に必要となり、製造コストの上昇につながる。又、
差動増幅段10のインバータ段11を駆動する必要があり、
インバータ段11を高速化するために、トランジスタMP3,
MN3のサイズを大きくすると、差動増幅段10に対する負
荷が増大し、結果として遅延が増大してしまう。
本発明の目的は、前記欠点を解決し、基準電圧が不要
で、遅延が増大することのないようにした入力バッファ
回路を提供することにある。
で、遅延が増大することのないようにした入力バッファ
回路を提供することにある。
本発明の構成は、信号が入力される入力端子と、信号
が出力される出力端子と、制御信号が入力される制御端
子と、前記出力端子に出力端が接続された第１のインバ
ータと、前記第１のインバータの入力端に入力端と出力
端とが接続された第２のインバータと、前記入力端子と
前記第１のインバータの前記入力端との間に接続された
容量素子と、前記容量素子と並列に接続されたスイッチ
手段とを備える入力バッファ回路であって、前記制御信
号により前記スイッチ手段を開閉することを特徴とす
る。
が出力される出力端子と、制御信号が入力される制御端
子と、前記出力端子に出力端が接続された第１のインバ
ータと、前記第１のインバータの入力端に入力端と出力
端とが接続された第２のインバータと、前記入力端子と
前記第１のインバータの前記入力端との間に接続された
容量素子と、前記容量素子と並列に接続されたスイッチ
手段とを備える入力バッファ回路であって、前記制御信
号により前記スイッチ手段を開閉することを特徴とす
る。
次に本発明を図面を参照して説明する。
第１図は本発明の参考例の入力バッファ回路の回路図
である。
である。
第１図において、本参考例の入力バッファ回路は、入
力端子Vinが、ドレイン・ソース間を短絡したP,NMOSト
ランジスタMP3,MN3により構成される容量素子20を介し
て、P,NMOSトランジスタMP1,MN1により構成される第１
のインバータ入力22に接続される。
力端子Vinが、ドレイン・ソース間を短絡したP,NMOSト
ランジスタMP3,MN3により構成される容量素子20を介し
て、P,NMOSトランジスタMP1,MN1により構成される第１
のインバータ入力22に接続される。
つまり、容量はP,NMOSトランジスタMP3,MN3のゲート
とドレイン，又はゲートとソース間の寄生容量で実現さ
れる。
とドレイン，又はゲートとソース間の寄生容量で実現さ
れる。
第１のインバータ22の入力には、P,NMOSトランジスタ
MP2,MN2で構成され、入出力を短絡した第２のインバー
タ21の出力が接続される。第２のインバータ21は入出力
を短絡しているので、第２図に示すように、入出力の電
位はしきい値電位Vthとなる。第１のインバータ22の入
力電位は、このしきい値電位Vthにバイアスされる。従
って、第１のインバータ22と第２のインバータ21のしき
い値を等しくしておけば、第１のインバータ22は常に高
ゲインの動作点にバイアスされることになる。
MP2,MN2で構成され、入出力を短絡した第２のインバー
タ21の出力が接続される。第２のインバータ21は入出力
を短絡しているので、第２図に示すように、入出力の電
位はしきい値電位Vthとなる。第１のインバータ22の入
力電位は、このしきい値電位Vthにバイアスされる。従
って、第１のインバータ22と第２のインバータ21のしき
い値を等しくしておけば、第１のインバータ22は常に高
ゲインの動作点にバイアスされることになる。
前述したように、CMOSインバータのしきい値を特定電
位に設定することは難しい。しかし、インバータのしき
い値はトランジスタサイズの比率で求まるため、２つの
インバータのしきい値を一致させることは、２つのイン
バータを構成するトランジスタのサイズを同一又は同一
比率にすることで容易に実現可能である。
位に設定することは難しい。しかし、インバータのしき
い値はトランジスタサイズの比率で求まるため、２つの
インバータのしきい値を一致させることは、２つのイン
バータを構成するトランジスタのサイズを同一又は同一
比率にすることで容易に実現可能である。
但し、この回路は容量素子20によって入力端子と分離
されているため、直流電圧の伝達は不可能である。従っ
て、適用できる入力信号は、CMI符号やスクランブルさ
れた信号などの入力端子での直流電位が一定のものに限
られる。
されているため、直流電圧の伝達は不可能である。従っ
て、適用できる入力信号は、CMI符号やスクランブルさ
れた信号などの入力端子での直流電位が一定のものに限
られる。
第３図は本発明の実施例の入力バッファ回路の回路図
である。第３図において、本実施例は制御入力端子TES
T,第３のインバータINV3,容量素子20を短絡するための
トランスファーゲートのトランジスタMP4,MN4以外は、
前記参考例と同じであり、TEST入力がローレベルの時に
は、動作も同じである。TEST入力が、ハイレベルになる
と、入力端子VinはトランジスタMP4,MN4を介して、第１
のインバータ22の入力と直流的に接続される。従って、
試験時にはこの状態でCMI符号やスクランブルされた符
号ではなく、通常のテストパターンでの試験が可能とな
る。
である。第３図において、本実施例は制御入力端子TES
T,第３のインバータINV3,容量素子20を短絡するための
トランスファーゲートのトランジスタMP4,MN4以外は、
前記参考例と同じであり、TEST入力がローレベルの時に
は、動作も同じである。TEST入力が、ハイレベルになる
と、入力端子VinはトランジスタMP4,MN4を介して、第１
のインバータ22の入力と直流的に接続される。従って、
試験時にはこの状態でCMI符号やスクランブルされた符
号ではなく、通常のテストパターンでの試験が可能とな
る。
以上説明したように、本発明の入力バッファ回路は、
高ゲインにバイアスしたインバータを容量素子によって
入力端子と結合することにより、基準電圧源や、差動増
幅段を用いずに、ECLレベル信号（特にCMI符号やスクラ
ンブルされた符号等）をCMOSレベルに変換できるという
効果を有する。
高ゲインにバイアスしたインバータを容量素子によって
入力端子と結合することにより、基準電圧源や、差動増
幅段を用いずに、ECLレベル信号（特にCMI符号やスクラ
ンブルされた符号等）をCMOSレベルに変換できるという
効果を有する。
第１図は本発明の参考例の入力バッファ回路の回路図、
第２図は第１図のインバータの入出力特性を表わす特性
図、第３図は本発明の実施例の入力バッファ回路の回路
図、第４図は従来例の入力バッファ回路の回路図であ
る。 Vin;入力端子、Vout;出力、VDD;正電源、VSS;負電源、V
ref;基準電源、MP1〜MP4;PチャネルMOSトランジスタ、M
N1〜MN4;NチャンネルMOSトランジスタ、INV1〜INV3;イ
ンバータ、10……差動増幅段、11……インバータ段、20
……容量素子、21,22……インバータ。
第２図は第１図のインバータの入出力特性を表わす特性
図、第３図は本発明の実施例の入力バッファ回路の回路
図、第４図は従来例の入力バッファ回路の回路図であ
る。 Vin;入力端子、Vout;出力、VDD;正電源、VSS;負電源、V
ref;基準電源、MP1〜MP4;PチャネルMOSトランジスタ、M
N1〜MN4;NチャンネルMOSトランジスタ、INV1〜INV3;イ
ンバータ、10……差動増幅段、11……インバータ段、20
……容量素子、21,22……インバータ。
Claims (1)
- 【請求項１】信号が入力される入力端子と、信号が出力
される出力端子と、制御信号が入力される制御端子と、
前記出力端子に出力端が接続された第１のインバータ
と、前記第１のインバータの入力端に入力端と出力端と
が接続された第２のインバータと、前記入力端子と前記
第１のインバータの前記入力端との間に接続された容量
素子と、前記容量素子と並列に接続されたスイッチ手段
とを備える入力バッファ回路であって、前記制御信号に
より前記スイッチ手段を開閉することを特徴とする入力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303439A JP3052371B2 (ja) | 1990-11-08 | 1990-11-08 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303439A JP3052371B2 (ja) | 1990-11-08 | 1990-11-08 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04175011A JPH04175011A (ja) | 1992-06-23 |
| JP3052371B2 true JP3052371B2 (ja) | 2000-06-12 |
Family
ID=17921017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303439A Expired - Lifetime JP3052371B2 (ja) | 1990-11-08 | 1990-11-08 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052371B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3596540B2 (ja) * | 2001-06-26 | 2004-12-02 | セイコーエプソン株式会社 | レベルシフタ及びそれを用いた電気光学装置 |
| JP2003152084A (ja) * | 2001-11-13 | 2003-05-23 | Niigata Seimitsu Kk | 半導体装置 |
| JP5336232B2 (ja) * | 2009-03-18 | 2013-11-06 | 住友電工デバイス・イノベーション株式会社 | スイッチング回路及びその試験方法 |
| US9473120B1 (en) * | 2015-05-18 | 2016-10-18 | Qualcomm Incorporated | High-speed AC-coupled inverter-based buffer with replica biasing |
-
1990
- 1990-11-08 JP JP2303439A patent/JP3052371B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04175011A (ja) | 1992-06-23 |
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