JP3089552B2 - レベルシフター - Google Patents
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- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
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Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフターに
係るもので、詳しくは、ＮＭＯＳトランジスタのしきい
電圧の変化に鈍感で、ＮＭＯＳトランジスタのしきい電
圧が４Ｖである場合にも補助電源及び反転信号を追加供
給せずに、０Ｖ及び５Ｖの入力信号を−１０Ｖ及び１０
Ｖの出力信号に形成させるしきい電圧の変化に鈍感なレ
ベルシフターに関するものである。
係るもので、詳しくは、ＮＭＯＳトランジスタのしきい
電圧の変化に鈍感で、ＮＭＯＳトランジスタのしきい電
圧が４Ｖである場合にも補助電源及び反転信号を追加供
給せずに、０Ｖ及び５Ｖの入力信号を−１０Ｖ及び１０
Ｖの出力信号に形成させるしきい電圧の変化に鈍感なレ
ベルシフターに関するものである。
【０００２】
【従来の技術】従来、レベルシフターの構成において
は、図７に示したように、電源電圧Vddと接地電圧Vss
間に直列連結されたＰＭＯＳトランジスタ1 及びＮＭＯ
Ｓトランジスタ2 と、それらＰＭＯＳトランジスタ1 及
びＮＭＯＳトランジスタ2 と、ラッチ形態に連結され、
電源電圧Vdd と接地電圧Vss 間に直列連結されたＰＭＯ
Ｓトランジスタ3 及びＮＭＯＳトランジスタ4 と、によ
り構成されていた。 且つ、前記ＰＭＯＳトランジスタ
1 のゲートは出力端子Voutに連結され、前記ＰＭＯＳト
ランジスタ3 のゲートは前記ＮＭＯＳトランジスタ2 の
ドレインに連結され、該ＮＭＯＳトランジスタ2 のゲー
トには入力信号Vin が印加し、前記ＮＭＯＳトランジス
タ4 のゲートにはインバータINにより反転された入力信
号Vin が印加していた。
は、図７に示したように、電源電圧Vddと接地電圧Vss
間に直列連結されたＰＭＯＳトランジスタ1 及びＮＭＯ
Ｓトランジスタ2 と、それらＰＭＯＳトランジスタ1 及
びＮＭＯＳトランジスタ2 と、ラッチ形態に連結され、
電源電圧Vdd と接地電圧Vss 間に直列連結されたＰＭＯ
Ｓトランジスタ3 及びＮＭＯＳトランジスタ4 と、によ
り構成されていた。 且つ、前記ＰＭＯＳトランジスタ
1 のゲートは出力端子Voutに連結され、前記ＰＭＯＳト
ランジスタ3 のゲートは前記ＮＭＯＳトランジスタ2 の
ドレインに連結され、該ＮＭＯＳトランジスタ2 のゲー
トには入力信号Vin が印加し、前記ＮＭＯＳトランジス
タ4 のゲートにはインバータINにより反転された入力信
号Vin が印加していた。
【０００３】このように構成された従来レベルシフター
の動作を説明すると次のようであった。先ず、５Ｖの信
号Vin が入力すると、ＮＭＯＳトランジスタ2 及びＰＭ
ＯＳトランジスタ3 はターンオンされ、ＰＭＯＳトラン
ジスタ1 及びＮＭＯＳトランジスタ4 はターンオフされ
るため、出力端子を経てハイレベルの信号Voutが出力さ
れる。
の動作を説明すると次のようであった。先ず、５Ｖの信
号Vin が入力すると、ＮＭＯＳトランジスタ2 及びＰＭ
ＯＳトランジスタ3 はターンオンされ、ＰＭＯＳトラン
ジスタ1 及びＮＭＯＳトランジスタ4 はターンオフされ
るため、出力端子を経てハイレベルの信号Voutが出力さ
れる。
【０００４】一方、０Ｖの信号Vin が入力すると、ＮＭ
ＯＳトランジスタ4 及びＰＭＯＳトランジスタ1 はター
ンオンされ、ＮＭＯＳトランジスタ2 及びＰＭＯＳトラ
ンジスタ3 はターンオフされるため、出力端子を経てロ
ーレベルの出力信号Voutが出力されていた。
ＯＳトランジスタ4 及びＰＭＯＳトランジスタ1 はター
ンオンされ、ＮＭＯＳトランジスタ2 及びＰＭＯＳトラ
ンジスタ3 はターンオフされるため、出力端子を経てロ
ーレベルの出力信号Voutが出力されていた。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来レベルシフターにおいては、インバータINにより反転
された信号を形成した後、入力信号Vin と比較するよう
になっているため、多結晶シリコン薄膜トランジスタ
（Poly-si TFT ）によりレベルシフターを制作する場
合、反転された信号を形成しようとすると０Ｖ及び５Ｖ
の追加電源をパネル（Panel ）に印加する必要があり、
また、ＮＭＯＳトランジスタのしきい電圧が大略４Ｖ以
上であるときはＮＭＯＳトランジスタ2 がターンオンし
にくくなって、レベルシフターが動作しなくなる可能性
があるという不都合な点があった。
来レベルシフターにおいては、インバータINにより反転
された信号を形成した後、入力信号Vin と比較するよう
になっているため、多結晶シリコン薄膜トランジスタ
（Poly-si TFT ）によりレベルシフターを制作する場
合、反転された信号を形成しようとすると０Ｖ及び５Ｖ
の追加電源をパネル（Panel ）に印加する必要があり、
また、ＮＭＯＳトランジスタのしきい電圧が大略４Ｖ以
上であるときはＮＭＯＳトランジスタ2 がターンオンし
にくくなって、レベルシフターが動作しなくなる可能性
があるという不都合な点があった。
【０００６】且つ、しきい電圧の変化が大きい場合にレ
ベルシフターを動作させるときは、０Ｖ又は５Ｖ以外に
も別途の電源を供給すべきであるため、パネルの入力パ
ッドの数が増加し、外部で別途の電源供給回路を構成し
なければならないという不都合な点があった。本発明
は、このような従来の課題に鑑みてなされたもので、駆
動トランジスタのしきい電圧が広範囲に変化する場合に
おいても、別途の電源を供給せずに正常動作するしきい
電圧の変化に鈍感なレベルシフターを提供することを目
的とする。
ベルシフターを動作させるときは、０Ｖ又は５Ｖ以外に
も別途の電源を供給すべきであるため、パネルの入力パ
ッドの数が増加し、外部で別途の電源供給回路を構成し
なければならないという不都合な点があった。本発明
は、このような従来の課題に鑑みてなされたもので、駆
動トランジスタのしきい電圧が広範囲に変化する場合に
おいても、別途の電源を供給せずに正常動作するしきい
電圧の変化に鈍感なレベルシフターを提供することを目
的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に係る発明は、ローレベルとハイレベ
ルの入力電圧信号に応じて正負の定電圧信号を選択的に
出力するレベルシフターにおいて、正負の定電圧電源間
に直列接続されたＰＭＯＳトランジスタP1と、ＮＭＯＳ
トランジスタN1及びＰＭＯＳトランジスタP2を備えた伝
送ゲートTGと、ＮＭＯＳトランジスタN2と、から構成さ
れ、前記ＰＭＯＳトランジスタP1とＮＭＯＳトランジス
タN1とのゲートは入力端子Ｖｉｎに共通に接続され、前
記ＰＭＯＳトランジスタP1と前記伝送ゲートTG間は一方
の出力端子２１に接続され、前記ＮＭＯＳトランジスタ
N2とＰＭＯＳトランジスタP2とのゲートは他方の出力端
子２２に共通に接続され、ローレベルとハイレベルの入
力電圧信号に対し、前記ＮＭＯＳトランジスタN2のしき
い電圧の変化に関係なく前記一方の出力端子２１に接続
されたＰＭＯＳトランジスタＰ３と前記他方の出力端子
２２に接続されたＮＭＯＳトランジスタＮ３とを選択的
にオンとする各駆動信号out-H，out-Lを発生する２レベ
ル出力インバータ１０と、前記２レベル出力インバータ
の各駆動信号により、正負の定電圧電源に直列に接続さ
れたＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ
Ｎ４を選択的にオンとして正負の定電圧信号を選択的に
出力する２レベル入力インバータ２０と、を含んで構成
したことを特徴とする。
るため、請求項１に係る発明は、ローレベルとハイレベ
ルの入力電圧信号に応じて正負の定電圧信号を選択的に
出力するレベルシフターにおいて、正負の定電圧電源間
に直列接続されたＰＭＯＳトランジスタP1と、ＮＭＯＳ
トランジスタN1及びＰＭＯＳトランジスタP2を備えた伝
送ゲートTGと、ＮＭＯＳトランジスタN2と、から構成さ
れ、前記ＰＭＯＳトランジスタP1とＮＭＯＳトランジス
タN1とのゲートは入力端子Ｖｉｎに共通に接続され、前
記ＰＭＯＳトランジスタP1と前記伝送ゲートTG間は一方
の出力端子２１に接続され、前記ＮＭＯＳトランジスタ
N2とＰＭＯＳトランジスタP2とのゲートは他方の出力端
子２２に共通に接続され、ローレベルとハイレベルの入
力電圧信号に対し、前記ＮＭＯＳトランジスタN2のしき
い電圧の変化に関係なく前記一方の出力端子２１に接続
されたＰＭＯＳトランジスタＰ３と前記他方の出力端子
２２に接続されたＮＭＯＳトランジスタＮ３とを選択的
にオンとする各駆動信号out-H，out-Lを発生する２レベ
ル出力インバータ１０と、前記２レベル出力インバータ
の各駆動信号により、正負の定電圧電源に直列に接続さ
れたＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ
Ｎ４を選択的にオンとして正負の定電圧信号を選択的に
出力する２レベル入力インバータ２０と、を含んで構成
したことを特徴とする。
【０００８】かかるレベルシフターによれば、前記ＮＭ
ＯＳトランジスタN2は、ローレベルの入力電圧信号が入
力するときは電圧分配器として動作し、ハイレベルの入
力電圧信号が入力するときはしきい電圧を測定する役割
を行う。即ち、前記ローレベルの入力電圧信号に対する
出力信号（out-H ）をＰＭＯＳトランジスタP3のしきい
電圧より低くすることにより、該ＰＭＯＳトランジスタ
P3をターンオフさせ、又、ハイレベルの入力信号に対す
る出力信号（out-H ）をＰＭＯＳトランジスタP3のしき
い電圧より高くすることにより、該ＰＭＯＳトランジス
タP3をターンオンさせる。また、ローレベルの入力電圧
信号に対する出力信号（out-Ｌ）をＮＭＯＳトランジス
タN3のしきい電圧より高くすることにより、該ＮＭＯＳ
トランジスタN3をターンオンさせ、又、ハイレベルの入
力信号に対する出力信号（out-H ）をＮＭＯＳトランジ
スタN3のしきい電圧より低くすることにより、該ＮＭＯ
ＳトランジスタN3をターンオフさせる。このようにし
て、ローレベル，ハイレベルの入力電圧信号に応じて、
ＮＭＯＳトランジスタＮ２しきい電圧の変化に関係な
く、ＰＭＯＳトランジスタP3及びＮＭＯＳトランジスタ
N3が選択的にオンとされ、正負の定電圧信号が選択的に
出力される。
ＯＳトランジスタN2は、ローレベルの入力電圧信号が入
力するときは電圧分配器として動作し、ハイレベルの入
力電圧信号が入力するときはしきい電圧を測定する役割
を行う。即ち、前記ローレベルの入力電圧信号に対する
出力信号（out-H ）をＰＭＯＳトランジスタP3のしきい
電圧より低くすることにより、該ＰＭＯＳトランジスタ
P3をターンオフさせ、又、ハイレベルの入力信号に対す
る出力信号（out-H ）をＰＭＯＳトランジスタP3のしき
い電圧より高くすることにより、該ＰＭＯＳトランジス
タP3をターンオンさせる。また、ローレベルの入力電圧
信号に対する出力信号（out-Ｌ）をＮＭＯＳトランジス
タN3のしきい電圧より高くすることにより、該ＮＭＯＳ
トランジスタN3をターンオンさせ、又、ハイレベルの入
力信号に対する出力信号（out-H ）をＮＭＯＳトランジ
スタN3のしきい電圧より低くすることにより、該ＮＭＯ
ＳトランジスタN3をターンオフさせる。このようにし
て、ローレベル，ハイレベルの入力電圧信号に応じて、
ＮＭＯＳトランジスタＮ２しきい電圧の変化に関係な
く、ＰＭＯＳトランジスタP3及びＮＭＯＳトランジスタ
N3が選択的にオンとされ、正負の定電圧信号が選択的に
出力される。
【０００９】したがって、広範囲に設定されるしきい電
圧に対しても別途の補助電源、又は反転信号を追加供給
せずに、正常に動作する。また、請求項２に係る発明
は、前記２レベル出力インバータ１０から出力された信
号に応じて、前記正負の定電圧電源からの出力電圧に等
しい正負の定電圧を選択的に出力するインバータ３０を
含んで構成したことを特徴とする。このようにすれば、
しきい電圧が所定レベル以上のときは、２レベル入力イ
ンバータ２０の出力電圧（絶対値) は、正負の定電圧電
源の電圧より低いが、該２レベル入力インバータ２０の
出力信号に応じて駆動するインバータ３０により、前記
正負の定電圧電源からの出力電圧に等しい正負の定電圧
を選択的に出力することができる。
圧に対しても別途の補助電源、又は反転信号を追加供給
せずに、正常に動作する。また、請求項２に係る発明
は、前記２レベル出力インバータ１０から出力された信
号に応じて、前記正負の定電圧電源からの出力電圧に等
しい正負の定電圧を選択的に出力するインバータ３０を
含んで構成したことを特徴とする。このようにすれば、
しきい電圧が所定レベル以上のときは、２レベル入力イ
ンバータ２０の出力電圧（絶対値) は、正負の定電圧電
源の電圧より低いが、該２レベル入力インバータ２０の
出力信号に応じて駆動するインバータ３０により、前記
正負の定電圧電源からの出力電圧に等しい正負の定電圧
を選択的に出力することができる。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明にかかるレベルシフ
ターにおいては、図１に示したように、０Ｖ（ローレベ
ル) 及び５Ｖ（ハイレベル) の入力信号（Vin ）により
２レベルの出力信号（out-H ）（out-L ）を発生する２
レベル出力インバータ10と、該２レベル出力インバータ
10の出力信号（out-H ）（out-L ）によりＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタをそれぞれ駆動し、
しきい電圧の絶対値が７Ｖ以上であるとき−８Ｖ及び８
Ｖの信号（out1）を発生する２レベル入力インバータ20
と、該２レベル入力インバータ20からの出力信号（out
1）を−１０Ｖ及び１０Ｖの出力信号（out2）に発生す
るインバータ30と、該インバータ30の出力信号（out2）
を反転させるインバータ40と、から構成されている。
し、図面を用いて説明する。本発明にかかるレベルシフ
ターにおいては、図１に示したように、０Ｖ（ローレベ
ル) 及び５Ｖ（ハイレベル) の入力信号（Vin ）により
２レベルの出力信号（out-H ）（out-L ）を発生する２
レベル出力インバータ10と、該２レベル出力インバータ
10の出力信号（out-H ）（out-L ）によりＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタをそれぞれ駆動し、
しきい電圧の絶対値が７Ｖ以上であるとき−８Ｖ及び８
Ｖの信号（out1）を発生する２レベル入力インバータ20
と、該２レベル入力インバータ20からの出力信号（out
1）を−１０Ｖ及び１０Ｖの出力信号（out2）に発生す
るインバータ30と、該インバータ30の出力信号（out2）
を反転させるインバータ40と、から構成されている。
【００１６】前記２レベル出力インバータ10は、図２に
示したように、正負の定電圧電源の各電源端子１０Ｖ、
−１０Ｖ間に直列接続されたＰＭＯＳトランジスタP1
と、ＮＭＯＳトランジスタN1及びＰＭＯＳトランジスタ
P2を備えた伝送ゲートTGと、ＮＭＯＳトランジスタN2
と、から構成されている。また、前記ＰＭＯＳトランジ
スタP1と伝送ゲートＴＧ間、及び該伝送ゲートＴＧとＮ
ＭＯＳトランジスタN2間には各出力端子21,22 がそれぞ
れ形成され、前記ＰＭＯＳトランジスタP1とＮＭＯＳト
ランジスタN1とのゲートは入力端子Vin に共通連結さ
れ、前記ＰＭＯＳトランジスタP2とＮＭＯＳトランジス
タN2とのゲートは出力端子22に共通に接続されている。
示したように、正負の定電圧電源の各電源端子１０Ｖ、
−１０Ｖ間に直列接続されたＰＭＯＳトランジスタP1
と、ＮＭＯＳトランジスタN1及びＰＭＯＳトランジスタ
P2を備えた伝送ゲートTGと、ＮＭＯＳトランジスタN2
と、から構成されている。また、前記ＰＭＯＳトランジ
スタP1と伝送ゲートＴＧ間、及び該伝送ゲートＴＧとＮ
ＭＯＳトランジスタN2間には各出力端子21,22 がそれぞ
れ形成され、前記ＰＭＯＳトランジスタP1とＮＭＯＳト
ランジスタN1とのゲートは入力端子Vin に共通連結さ
れ、前記ＰＭＯＳトランジスタP2とＮＭＯＳトランジス
タN2とのゲートは出力端子22に共通に接続されている。
【００１７】前記２レベル入力インバータ20は、図４に
示したように、前記各電源端子１０Ｖ、−１０Ｖ間に直
列接続され、ゲートに前記２レベル出力インバータ10の
各出力信号（out-H ）（out-L ）がそれぞれ入力するＰ
ＭＯＳトランジスタP3及びＮＭＯＳトランジスタN3によ
り構成されている。前記インバータ30は、前記各電源端
子１０Ｖ、−１０Ｖ間に直列接続され、ゲートに前記２
レベル入力インバータ20の出力端子23からの出力信号
（out1）が共通に入力するＰＭＯＳトランジスタP4及び
ＮＭＯＳトランジスタN4により構成され、前記インバー
タ40は、前記各電源端子１０Ｖ、−１０Ｖ間に直列連結
され、ゲートに前記インバータ30の出力端子24からの出
力信号（out2）が共通に入力するＰＭＯＳトランジスタ
P5及びＮＭＯＳトランジスタN5により構成されている。
示したように、前記各電源端子１０Ｖ、−１０Ｖ間に直
列接続され、ゲートに前記２レベル出力インバータ10の
各出力信号（out-H ）（out-L ）がそれぞれ入力するＰ
ＭＯＳトランジスタP3及びＮＭＯＳトランジスタN3によ
り構成されている。前記インバータ30は、前記各電源端
子１０Ｖ、−１０Ｖ間に直列接続され、ゲートに前記２
レベル入力インバータ20の出力端子23からの出力信号
（out1）が共通に入力するＰＭＯＳトランジスタP4及び
ＮＭＯＳトランジスタN4により構成され、前記インバー
タ40は、前記各電源端子１０Ｖ、−１０Ｖ間に直列連結
され、ゲートに前記インバータ30の出力端子24からの出
力信号（out2）が共通に入力するＰＭＯＳトランジスタ
P5及びＮＭＯＳトランジスタN5により構成されている。
【００１８】以下、前記のように構成された本発明にか
かるレベルシフターの動作を図面に基づいて説明する。
先ず、０Ｖ（ローレベル) の信号(Vin）が入力すると、
２レベル出力インバータ10のＰＭＯＳトランジスタP1は
ターンオンされ、ＮＭＯＳトランジスタN1はターンオフ
され、ＰＭＯＳトランジスタP2及びＮＭＯＳトランジス
タN2は電圧を分配する役割を行う。
かるレベルシフターの動作を図面に基づいて説明する。
先ず、０Ｖ（ローレベル) の信号(Vin）が入力すると、
２レベル出力インバータ10のＰＭＯＳトランジスタP1は
ターンオンされ、ＮＭＯＳトランジスタN1はターンオフ
され、ＰＭＯＳトランジスタP2及びＮＭＯＳトランジス
タN2は電圧を分配する役割を行う。
【００１９】次いで、５Ｖ（ハイレベル) の信号(Vin）
が入力すると、前記ＮＭＯＳトランジスタN1はターンオ
ンされ、前記ＰＭＯＳトランジスタP1はターンオフされ
て、各出力端子21，22に貯蔵された電荷（out-H ）（ou
t-L ）は前記各ＮＭＯＳトランジスタN1及びＮＭＯＳト
ランジスタN2を通って前記出力端子22の電圧（out-L）
がＮＭＯＳトランジスタN2のしきい電圧（Vtn ）になる
まで放電されるようになる。
が入力すると、前記ＮＭＯＳトランジスタN1はターンオ
ンされ、前記ＰＭＯＳトランジスタP1はターンオフされ
て、各出力端子21，22に貯蔵された電荷（out-H ）（ou
t-L ）は前記各ＮＭＯＳトランジスタN1及びＮＭＯＳト
ランジスタN2を通って前記出力端子22の電圧（out-L）
がＮＭＯＳトランジスタN2のしきい電圧（Vtn ）になる
まで放電されるようになる。
【００２０】従って、前記ＮＭＯＳトランジスタN2はＮ
ＭＯＳトランジスタのしきい電圧（Vtn ）を測る役割及
び電圧分配器としての役割を行い、各出力信号（out-H
）（out-L ）は、図３に示したように、入力信号を反
転させた形態の波形を有するようになる。即ち、本発明
は、図３に示したように、入力が５Ｖであるとき、前記
出力端子22の電圧（out-L ）がＮＭＯＳトランジスタN2
のしきい電圧（Vtn ）になり、入力が０Ｖであるとき
は、前記出力端子22の電圧（out-L ）が前記ＮＭＯＳト
ランジスタN2のしきい電圧（Vtn ）より高くなるため、
ＮＭＯＳトランジスタN2のしきい電圧（Vtn ）が変化し
てもレベルシフターはしきい電圧（Vtn ）の変化に関係
なく動作する。
ＭＯＳトランジスタのしきい電圧（Vtn ）を測る役割及
び電圧分配器としての役割を行い、各出力信号（out-H
）（out-L ）は、図３に示したように、入力信号を反
転させた形態の波形を有するようになる。即ち、本発明
は、図３に示したように、入力が５Ｖであるとき、前記
出力端子22の電圧（out-L ）がＮＭＯＳトランジスタN2
のしきい電圧（Vtn ）になり、入力が０Ｖであるとき
は、前記出力端子22の電圧（out-L ）が前記ＮＭＯＳト
ランジスタN2のしきい電圧（Vtn ）より高くなるため、
ＮＭＯＳトランジスタN2のしきい電圧（Vtn ）が変化し
てもレベルシフターはしきい電圧（Vtn ）の変化に関係
なく動作する。
【００２１】そして、０Ｖの入力信号(Vin）が前記２レ
ベル出力インバータ10に入力すると、出力信号（out-H
）はＰＭＯＳトランジスタP3のしきい電圧より低くな
り、又、５Ｖの入力信号（Vin ）が入力すると、前記出
力信号（out-H ）はＰＭＯＳトランジスタP3のしきい電
圧より高くなる。また、０Ｖの入力信号（Vin ）が前記
２レベル出力インバータ10に入力すると、出力信号（ou
t-L ）はＮＭＯＳトランジスタN3のしきい電圧より高く
なり、又、５Ｖの入力信号（Vin ）が入力すると、出力
信号（out-L ）はＮＭＯＳトランジスタN3のしきい電圧
より低くなる。
ベル出力インバータ10に入力すると、出力信号（out-H
）はＰＭＯＳトランジスタP3のしきい電圧より低くな
り、又、５Ｖの入力信号（Vin ）が入力すると、前記出
力信号（out-H ）はＰＭＯＳトランジスタP3のしきい電
圧より高くなる。また、０Ｖの入力信号（Vin ）が前記
２レベル出力インバータ10に入力すると、出力信号（ou
t-L ）はＮＭＯＳトランジスタN3のしきい電圧より高く
なり、又、５Ｖの入力信号（Vin ）が入力すると、出力
信号（out-L ）はＮＭＯＳトランジスタN3のしきい電圧
より低くなる。
【００２２】従って、０Ｖの信号（Vin ）が前記２レベ
ル出力インバータ10に入力して各出力信号（out-H ）
（out-L ）が出力されると、２レベル入力インバータ20
のＰＭＯＳトランジスタP3はターンオフされ、ＮＭＯＳ
トランジスタN3はターンオンされ、又、５Ｖの信号（Vi
n ）が２レベル出力インバータ10に入力して前記各出力
信号（out-H ）（out-L ）が出力されると、前記ＰＭＯ
ＳトランジスタP3はターンオンされ、前記ＮＭＯＳトラ
ンジスタN3はターンオフされるため、図５に示したよう
に、−１０Ｖ及び１０Ｖの電圧レースが発生する。
ル出力インバータ10に入力して各出力信号（out-H ）
（out-L ）が出力されると、２レベル入力インバータ20
のＰＭＯＳトランジスタP3はターンオフされ、ＮＭＯＳ
トランジスタN3はターンオンされ、又、５Ｖの信号（Vi
n ）が２レベル出力インバータ10に入力して前記各出力
信号（out-H ）（out-L ）が出力されると、前記ＰＭＯ
ＳトランジスタP3はターンオンされ、前記ＮＭＯＳトラ
ンジスタN3はターンオフされるため、図５に示したよう
に、−１０Ｖ及び１０Ｖの電圧レースが発生する。
【００２３】即ち、図５に示したように、前記２レベル
入力インバータ20は、前記２レベル出力インバータ10の
各出力信号（out-H ）（out-L ）により、出力信号（ou
t1）を−１０Ｖ及び１０Ｖにシフトするようになってい
る。しかし、しきい電圧の絶対値が７Ｖ以上であると
き、前記２レベル入力インバータ20の出力信号（out1）
は、図５に示したように、０Ｖの入力信号（Vin ）に対
しては−１０Ｖが−８Ｖに、５Ｖの入力信号（Vin ）に
対しては１０Ｖが８Ｖに現れるため、図６に示したよう
に、インバータ30により１０Ｖ及び−１０Ｖに形成した
後、インバータ40により反転して出力するため、大きい
負荷を駆動し得るようになる。なお、前記実施の形態で
は、入力信号を０から５Ｖとし、供給電圧は−10Ｖ、10
Ｖにしきい電圧は２Ｖから７Ｖ又は７Ｖ以上にして得ら
れたシミュレーションの結果を示したものである。即
ち、本発明では、しきい電圧が７Ｖ未満である場合、２
レベルインバーター20の出力信号は、−８Ｖ、８Ｖ以上
でほぼ−10Ｖ、10Ｖまで得ることができ、しきい電圧が
７Ｖ以上である最悪の場合においても約−８Ｖ、８Ｖ以
上の出力を得ることができるものである。
入力インバータ20は、前記２レベル出力インバータ10の
各出力信号（out-H ）（out-L ）により、出力信号（ou
t1）を−１０Ｖ及び１０Ｖにシフトするようになってい
る。しかし、しきい電圧の絶対値が７Ｖ以上であると
き、前記２レベル入力インバータ20の出力信号（out1）
は、図５に示したように、０Ｖの入力信号（Vin ）に対
しては−１０Ｖが−８Ｖに、５Ｖの入力信号（Vin ）に
対しては１０Ｖが８Ｖに現れるため、図６に示したよう
に、インバータ30により１０Ｖ及び−１０Ｖに形成した
後、インバータ40により反転して出力するため、大きい
負荷を駆動し得るようになる。なお、前記実施の形態で
は、入力信号を０から５Ｖとし、供給電圧は−10Ｖ、10
Ｖにしきい電圧は２Ｖから７Ｖ又は７Ｖ以上にして得ら
れたシミュレーションの結果を示したものである。即
ち、本発明では、しきい電圧が７Ｖ未満である場合、２
レベルインバーター20の出力信号は、−８Ｖ、８Ｖ以上
でほぼ−10Ｖ、10Ｖまで得ることができ、しきい電圧が
７Ｖ以上である最悪の場合においても約−８Ｖ、８Ｖ以
上の出力を得ることができるものである。
【００２４】
【発明の効果】以上説明したように、本発明にかかるレ
ベルシフターにおいては、広範囲に設定されるしきい電
圧に対しても別途の補助電源、又は反転信号を追加供給
せずに、正常に動作するという効果がある。
ベルシフターにおいては、広範囲に設定されるしきい電
圧に対しても別途の補助電源、又は反転信号を追加供給
せずに、正常に動作するという効果がある。
【図１】本発明にかかるレベルシフターを示した構成
図。
図。
【図２】図１の２レベル出力インバータ10を示した構成
図。
図。
【図３】図２の出力インバータの各部の波形を示した波
形図。
形図。
【図４】図１の２レベル入力インバータ20を示した構成
図。
図。
【図５】図４の入力インバータのしきい電圧の絶対値が
７Ｖ以上であるときの示した波形図。
７Ｖ以上であるときの示した波形図。
【図６】図１の各部の波形を示した波形図。
【図７】従来レベルシフターを示した構成図。
10：２レベル出力インバータ 20：２レベル入力インバータ 30，40：インバータ P1，P2，P3，P4，P5：ＰＭＯＳトランジスタ N1，N2，N3，N4，N5：ＮＭＯＳトランジスタ TG：伝送ゲート
Claims (2)
- 【請求項１】ローレベルとハイレベルの入力電圧信号に
応じて正負の定電圧信号を選択的に出力するレベルシフ
ターにおいて、正負の定電圧電源間に直列接続されたＰＭＯＳトランジ
スタP1と、ＮＭＯＳトランジスタN1及びＰＭＯＳトラン
ジスタP2を備えた伝送ゲートTGと、ＮＭＯＳトランジス
タN2と、から構成され、前記ＰＭＯＳトランジスタP1と
ＮＭＯＳトランジスタN1とのゲートは入力端子Ｖｉｎに
共通に接続され、前記ＰＭＯＳトランジスタP1と前記伝
送ゲートTG間は一方の出力端子２１に接続され、前記Ｎ
ＭＯＳトランジスタN2とＰＭＯＳトランジスタP2とのゲ
ートは他方の出力端子２２に共通に接続され、ローレベ
ルとハイレベルの入力電圧信号に対し、前記ＮＭＯＳト
ランジスタN2のしきい電圧の変化に関係なく前記一方の
出力端子２１に接続されたＰＭＯＳトランジスタＰ３と
前記他方の出力端子２２に接続されたＮＭＯＳトランジ
スタＮ３とを選択的にオンとする各駆動信号out-H，out
-Lを発生する２レベル出力インバータ１０と、 前記２レベル出力インバータの各駆動信号により、正負
の定電圧電源に直列に接続されたＰＭＯＳトランジスタ
Ｐ３とＮＭＯＳトランジスタＮ４を選択的にオンとして
正負の定電圧信号を選択的に出力する２レベル入力イン
バータ２０と、 を含んで構成したことを特徴とするレベルシフター。 - 【請求項２】前記２レベル出力インバータ１０から出力
された信号に応じて、前記正負の定電圧電源からの出力
電圧に等しい正負の定電圧を選択的に出力するインバー
タ３０を含んで構成したことを特徴とする請求項１に記
載のレベルシフター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000565A KR100273206B1 (ko) | 1997-01-11 | 1997-01-11 | 문턱전압 변화에 둔감한 레벨쉬프터 |
| KR565/1997 | 1997-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209852A JPH10209852A (ja) | 1998-08-07 |
| JP3089552B2 true JP3089552B2 (ja) | 2000-09-18 |
Family
ID=19494469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10003094A Expired - Fee Related JP3089552B2 (ja) | 1997-01-11 | 1998-01-09 | レベルシフター |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6043679A (ja) |
| JP (1) | JP3089552B2 (ja) |
| KR (1) | KR100273206B1 (ja) |
| DE (1) | DE19800578C2 (ja) |
| GB (1) | GB2321145B (ja) |
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| KR100518558B1 (ko) * | 2003-02-18 | 2005-10-04 | 삼성전자주식회사 | 피크전류가 적은 레벨 쉬프터 |
| KR101039027B1 (ko) * | 2004-12-13 | 2011-06-07 | 삼성전자주식회사 | 레벨 시프터 및 이를 포함하는 표시 장치 |
| KR101230313B1 (ko) * | 2006-07-05 | 2013-02-06 | 재단법인서울대학교산학협력재단 | 레벨 시프터 및 그의 구동 방법 |
| US7786788B2 (en) * | 2006-11-30 | 2010-08-31 | Tpo Displays Corp. | Systems including level shifter having voltage distributor |
| US10802566B1 (en) * | 2017-07-06 | 2020-10-13 | Synopsys, Inc. | Two-part interface PHY for system-on-chip devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4578601A (en) * | 1983-12-07 | 1986-03-25 | Motorola, Inc. | High speed TTL clock input buffer circuit which minimizes power and provides CMOS level translation |
| JPH01305616A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体集積回路の出力回路 |
| KR100236876B1 (ko) * | 1990-03-28 | 2000-01-15 | 가나이 쓰도무 | 신호의 스윙을 저감하는 cmos 회로 |
| JPH06152341A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | バッファリング回路 |
| US5361006A (en) * | 1993-03-19 | 1994-11-01 | Gte Laboratories Incorporated | Electrical circuitry with threshold control |
| US5378943A (en) * | 1993-04-20 | 1995-01-03 | International Business Machines Corporation | Low power interface circuit |
-
1997
- 1997-01-11 KR KR1019970000565A patent/KR100273206B1/ko not_active IP Right Cessation
- 1997-11-17 TW TW086117124A patent/TW359028B/zh active
-
1998
- 1998-01-08 US US09/004,333 patent/US6043679A/en not_active Expired - Lifetime
- 1998-01-08 GB GB9800395A patent/GB2321145B/en not_active Expired - Fee Related
- 1998-01-09 JP JP10003094A patent/JP3089552B2/ja not_active Expired - Fee Related
- 1998-01-09 DE DE19800578A patent/DE19800578C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW359028B (en) | 1999-05-21 |
| GB2321145B (en) | 1999-02-17 |
| JPH10209852A (ja) | 1998-08-07 |
| KR19980065534A (ko) | 1998-10-15 |
| GB9800395D0 (en) | 1998-03-04 |
| DE19800578C2 (de) | 2003-03-20 |
| GB2321145A (en) | 1998-07-15 |
| US6043679A (en) | 2000-03-28 |
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| KR100273206B1 (ko) | 2000-12-15 |
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