JP3066645B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
ル、低レベルおよび高インピーダンス状態の3つの状態
をもつ3値出力ドライバーを含む半導体装置に関する。
装置の構成を示す回路図である。図において、(1)は
出力端子、(2)はグランド電源端子、(3)は他の回
路素子、(4)は3値出力ドライバー、(5)は他の回
路部、(Q1)〜(Q6)はMOSトランジスタ、(D),
()は入力信号、(N1)(N2)は信号、(VDD1)〜
(VDD4)は電源、(VSS1)〜(VSS4)はグランドであ
る。MOSトランジスタ(Q1),(Q2)は出力ドライバー
(4)の最終段を構成している。MOSトランジスタ
(Q1)のゲートに入力される信号(N1)を発生するMOS
トランジスタ(Q3),(Q4)から成る回路部には電源
(VDD2)及びグランド(VSS2)があり、同様にMOSトラ
ンジスタ(Q2)のゲートに入力される信号(N2)を発生
するMOSトランジスタ(Q5)(Q6)から成る回路部には
電源(VDD3)、グランド(VSS3)がある。出力ドライバ
ー(4)以外の他の回路部(5)内には電源(VDD4)及
びグランド(VSS4)がある。グランド(VSS1)は他のグ
ランド(VSS2),(VSS3),(VSS4)とは分離した形で
グランド電源端子(2)へ直接接続されている。
信号レベル(N2)が高レベルのとき、出力端子(1)の
レベルはグランド(VSS1)のレベルとなり、出力ドライ
バー(4)の出力は低レベルとなる。また、上記とは逆
に信号(N1)が高レベル,信号(N2)が低レベルのと
き、出力端子(1)のレベルは電源(VDD1)のレベルと
なり、出力ドライバー(4)の出力は高レベルとなる。
更に信号(N1)及び信号(N2)が共に低レベルのとき、
出力端子(1)はフローテイングの状態となり、出力ド
ライバー(4)の出力は高インピーダンスとなる。
上のように構成されているので、出力ドライバー(4)
の出力が低レベルのときはグランド(VSS4)とグランド
(VSS1)が分離されていることから他のグランド(VSS
4)からのノイズを低減できるが出力ドライバー(4)
の出力が高インピーダンスのときは、信号(N1)、信号
(N2)の低レベルが、他の回路部(5)からのノイズを
受け、出力ドライバー(4)最終段のグランド(VSS1)
と異なつた位相で信号(N1)、信号(N2)の低レベルに
ノイズが乗るため、MOSトランジスタ(Q1),(Q2)の
ゲートソース間に電位の差が発生し、リーク電流が流れ
る。第4図はグランド(VSS4)の電位変化によるグラン
ド(VSS4)、(VSS1),信号(N1),(N2)の電位変化
とMOSトランジスタ(Q2)のゲート、ソース間電位差及
びリーク電流を示す波形図であるが、このように出力ド
ライバー(4)の出力が高インピーダンスのときにリー
ク電流が生ずるという問題点があつた。
れたもので、出力ドライバー(4)の出力が高インピー
ダンスのときのリーク電流の発生を抑制する半導体装置
を得ることを目的とする。
ベルおよび高インピーダンス状態の3つの状態を持つ3
値出力ドライバーを含む半導体装置であって、外部から
電源電位が与えられる電源端子、外部から接地電位が与
えられる接地端子、その一端が接地端子に接続され、3
値出力ドライバーに接地電位を与えるための第1の接地
電位線、および第1の接地電位線と互いに独立に設けら
れてその一端が接地端子に接続され、半導体装置のうち
の3値出力ドライバー以外の回路部に接地電位を与える
ための第2の接地電位線を備え、3値出力ドライバー
は、第1のインバータ、第2のインバータ、および出力
回路を含む。第1のインバータは、各々のゲートがとも
に第1の入力信号を受け、電源端子と第1の接地電位線
との間に直列接続された第1のPチャネルMOSトランジ
スタおよび第1のNチャネルMOSトランジスタを有し、
第1の入力信号を反転させて出力する。第2のインバー
タは、各々のゲートがともに第2の入力信号を受け、電
源端子と第1の接地電位線との間に直接接続された第2
のPチャネルMOSトランジスタおよび第2のNチャネルM
OSトランジスタを有し、第2の入力信号を反転させて出
力する。出力回路は、各々のゲートがそれぞれ第1およ
び第2のインバータの出力を受け、電源端子と第1の接
地電位線との間に直列接続された第3および第4のNチ
ャネルMOSトランジスタを有し、3つの状態を出力す
る。
用の第1の接地電位線とそれ以外の回路部用の第2の接
地電位線とを接地端子より互いに独立に設ける。したが
って、3値出力ドライバーの出力が高インピーダンス状
態である場合に、3値出力ドライバー以外の回路部の動
作により第2の接地電位線の電位が変動した場合でも、
第1の接地電位線の電位は何ら変動しないので、3値出
力ドライバーにリーク電流が生じるのを防止することが
できる。
1図は3値出力ドライバーを含む半導体記憶装置の構成
を示す回路図である。図において、(1)〜(5),
(Q1)〜(Q6),(D),(),(N1),(N2),
(VDD1)〜(VDD4),(VSS1)〜(VSS4)は第3図の従
来例に示したものと同等であるので説明を省略する。
ド(VSS2),(VSS3)の電位を他と独立に配線し、ま
た、グランド(VSS1),(VSS2),(VSS3)を接続して
同一レベルに保つ。その他は第3図の従来例に示したも
のと同様の構成である。
出力3状態に関する動作は第3図の従来例に示したもの
と同様であるので説明を省略する。出力ドライバー
(4)の出力が高インピーダンスのときの信号(N1)、
信号(N2)の低レベルと、グランド(VSS1)とを同一の
電位とし、他の回路部(5)のグランド(VSS4)と分離
することで、MOSトランジスタ(Q1),(Q2)のゲート
・ソース間に電位差を生じ難くする。第2図はこの場合
のグランド電位MOSトランジスタ(Q2)のゲート・ソー
ス間の電位差,リーク電流を示す波形図である。なお、
上記実施例では、電源としてグランド側について、ま
た、最終段のMOSトランジスタにN−チャネルMOSを使用
した例について述べたが、P−チャネルMOS及びその複
合した場合と電源分離にVDD電源を考えた場合も同様で
ある。
を含む半導体記憶装置の構成を示す回路図、第2図は第
1図の回路のグランド電位、MOSトランジスタのゲー
ト、ソース間の電位差及びリーク電流の変化を示す波形
図、第3図は従来の3値出力ドライバーを含む半導体記
憶装置の構成を示す回路図、第4図は第3図の回路のグ
ランド電位、MOSトランジスタのゲート・ソース間電位
差及びリーク電流の変化を示す波形図である。 図において、(1)は出力端子、(2)はグランド電源
端子、(3)は他の回路素子、(4)は3値出力ドライ
バー、(5)は他の回路部、(Q1)〜(Q6)はMOSトラ
ンジスタ、(D)、()は入力信号、(N1),(N2)
は信号,(VDD1)〜(VDD4)は電源、(VSS1)〜(VSS
4)はグランドである。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項1】出力が高レベル、低レベルおよび高インス
ピーダンス状態の3つの状態を持つ3値出力ドライバー
を含む半導体装置であって、 外部から電源電位が与えられる電源端子、 外部から接地電位が与えられる接地端子、 その一端が前記接地端子に接続され、前記3値出力ドラ
イバーに接地電位を与えるための第1の接地電位線、お
よび 前記第1の接地電位線と互いに独立に設けられてその一
端が前記接地端子に接続され、前記半導体装置のうちの
前記3値出力ドライバー以外の回路部に接地電位を与え
るための第2の接地電位線を備え、 前記3値出力ドライバーは、 各々のゲートがともに第1の入力信号を受け、前記電源
端子と前記第1の接地電位線との間に直列接続された第
1のPチャネルMOSトランジスタおよび第1のNチャネ
ルMOSトランジスタを有し、前記第1の入力信号を反転
させて出力する第1のインバータ、 各々のゲートがともに第2の入力信号を受け、前記電源
端子と前記第1の接地電位線との間に直列接続された第
2のPチャネルMOSトランジスタおよび第2のNチャネ
ルMOSトランジスタを有し、前記第2の入力信号を反転
させて出力する第2のインバータ、および 各々のゲートがそれぞれ前記第1および第2のインバー
タの出力を受け、前記電源端子と前記第1の接地電位線
との間に直列接続された第3および第4のNチャンネル
MOSトランジスタを有し、前記3つの状態を出力する出
力回路を含む、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63213223A JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63213223A JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0262111A JPH0262111A (ja) | 1990-03-02 |
JP3066645B2 true JP3066645B2 (ja) | 2000-07-17 |
Family
ID=16635574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63213223A Expired - Lifetime JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3066645B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07212211A (ja) * | 1994-01-13 | 1995-08-11 | Fujitsu Ltd | 出力バッファ回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5936451B2 (ja) * | 1974-05-10 | 1984-09-04 | 日本電気株式会社 | 集積回路装置 |
-
1988
- 1988-08-26 JP JP63213223A patent/JP3066645B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0262111A (ja) | 1990-03-02 |
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