JP3066645B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3066645B2 JP3066645B2 JP63213223A JP21322388A JP3066645B2 JP 3066645 B2 JP3066645 B2 JP 3066645B2 JP 63213223 A JP63213223 A JP 63213223A JP 21322388 A JP21322388 A JP 21322388A JP 3066645 B2 JP3066645 B2 JP 3066645B2
- Authority
- JP
- Japan
- Prior art keywords
- ground
- ground potential
- output
- power supply
- potential line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特に、出力が高レベ
ル、低レベルおよび高インピーダンス状態の３つの状態
をもつ３値出力ドライバーを含む半導体装置に関する。
ル、低レベルおよび高インピーダンス状態の３つの状態
をもつ３値出力ドライバーを含む半導体装置に関する。
第３図は従来の３値出力ドライバーを含む半導体記憶
装置の構成を示す回路図である。図において、（１）は
出力端子、（２）はグランド電源端子、（３）は他の回
路素子、（４）は３値出力ドライバー、（５）は他の回
路部、（Q1）〜（Q6）はMOSトランジスタ、（Ｄ），
（）は入力信号、（N1）（N2）は信号、（VDD1）〜
（VDD4）は電源、（VSS1）〜（VSS4）はグランドであ
る。MOSトランジスタ（Q1），（Q2）は出力ドライバー
（４）の最終段を構成している。MOSトランジスタ
（Q1）のゲートに入力される信号（N1）を発生するMOS
トランジスタ（Q3），（Q4）から成る回路部には電源
（VDD2）及びグランド（VSS2）があり、同様にMOSトラ
ンジスタ（Q2）のゲートに入力される信号（N2）を発生
するMOSトランジスタ（Q5）（Q6）から成る回路部には
電源（VDD3）、グランド（VSS3）がある。出力ドライバ
ー（４）以外の他の回路部（５）内には電源（VDD4）及
びグランド（VSS4）がある。グランド（VSS1）は他のグ
ランド（VSS2），（VSS3），（VSS4）とは分離した形で
グランド電源端子（２）へ直接接続されている。
装置の構成を示す回路図である。図において、（１）は
出力端子、（２）はグランド電源端子、（３）は他の回
路素子、（４）は３値出力ドライバー、（５）は他の回
路部、（Q1）〜（Q6）はMOSトランジスタ、（Ｄ），
（）は入力信号、（N1）（N2）は信号、（VDD1）〜
（VDD4）は電源、（VSS1）〜（VSS4）はグランドであ
る。MOSトランジスタ（Q1），（Q2）は出力ドライバー
（４）の最終段を構成している。MOSトランジスタ
（Q1）のゲートに入力される信号（N1）を発生するMOS
トランジスタ（Q3），（Q4）から成る回路部には電源
（VDD2）及びグランド（VSS2）があり、同様にMOSトラ
ンジスタ（Q2）のゲートに入力される信号（N2）を発生
するMOSトランジスタ（Q5）（Q6）から成る回路部には
電源（VDD3）、グランド（VSS3）がある。出力ドライバ
ー（４）以外の他の回路部（５）内には電源（VDD4）及
びグランド（VSS4）がある。グランド（VSS1）は他のグ
ランド（VSS2），（VSS3），（VSS4）とは分離した形で
グランド電源端子（２）へ直接接続されている。
次に動作について説明する。信号（N1）が低レベル，
信号レベル（N2）が高レベルのとき、出力端子（１）の
レベルはグランド（VSS1）のレベルとなり、出力ドライ
バー（４）の出力は低レベルとなる。また、上記とは逆
に信号（N1）が高レベル，信号（N2）が低レベルのと
き、出力端子（１）のレベルは電源（VDD1）のレベルと
なり、出力ドライバー（４）の出力は高レベルとなる。
更に信号（N1）及び信号（N2）が共に低レベルのとき、
出力端子（１）はフローテイングの状態となり、出力ド
ライバー（４）の出力は高インピーダンスとなる。
信号レベル（N2）が高レベルのとき、出力端子（１）の
レベルはグランド（VSS1）のレベルとなり、出力ドライ
バー（４）の出力は低レベルとなる。また、上記とは逆
に信号（N1）が高レベル，信号（N2）が低レベルのと
き、出力端子（１）のレベルは電源（VDD1）のレベルと
なり、出力ドライバー（４）の出力は高レベルとなる。
更に信号（N1）及び信号（N2）が共に低レベルのとき、
出力端子（１）はフローテイングの状態となり、出力ド
ライバー（４）の出力は高インピーダンスとなる。
従来の３値出力ドライバーを含む半導体記憶装置は以
上のように構成されているので、出力ドライバー（４）
の出力が低レベルのときはグランド（VSS4）とグランド
（VSS1）が分離されていることから他のグランド（VSS
4）からのノイズを低減できるが出力ドライバー（４）
の出力が高インピーダンスのときは、信号（N1）、信号
（N2）の低レベルが、他の回路部（５）からのノイズを
受け、出力ドライバー（４）最終段のグランド（VSS1）
と異なつた位相で信号（N1）、信号（N2）の低レベルに
ノイズが乗るため、MOSトランジスタ（Q1），（Q2）の
ゲートソース間に電位の差が発生し、リーク電流が流れ
る。第４図はグランド（VSS4）の電位変化によるグラン
ド（VSS4）、（VSS1），信号（N1），（N2）の電位変化
とMOSトランジスタ（Q2）のゲート、ソース間電位差及
びリーク電流を示す波形図であるが、このように出力ド
ライバー（４）の出力が高インピーダンスのときにリー
ク電流が生ずるという問題点があつた。
上のように構成されているので、出力ドライバー（４）
の出力が低レベルのときはグランド（VSS4）とグランド
（VSS1）が分離されていることから他のグランド（VSS
4）からのノイズを低減できるが出力ドライバー（４）
の出力が高インピーダンスのときは、信号（N1）、信号
（N2）の低レベルが、他の回路部（５）からのノイズを
受け、出力ドライバー（４）最終段のグランド（VSS1）
と異なつた位相で信号（N1）、信号（N2）の低レベルに
ノイズが乗るため、MOSトランジスタ（Q1），（Q2）の
ゲートソース間に電位の差が発生し、リーク電流が流れ
る。第４図はグランド（VSS4）の電位変化によるグラン
ド（VSS4）、（VSS1），信号（N1），（N2）の電位変化
とMOSトランジスタ（Q2）のゲート、ソース間電位差及
びリーク電流を示す波形図であるが、このように出力ド
ライバー（４）の出力が高インピーダンスのときにリー
ク電流が生ずるという問題点があつた。
この発明は上記のような問題点を解消するためになさ
れたもので、出力ドライバー（４）の出力が高インピー
ダンスのときのリーク電流の発生を抑制する半導体装置
を得ることを目的とする。
れたもので、出力ドライバー（４）の出力が高インピー
ダンスのときのリーク電流の発生を抑制する半導体装置
を得ることを目的とする。
この発明に係る半導体装置は、出力が高レベル、低レ
ベルおよび高インピーダンス状態の３つの状態を持つ３
値出力ドライバーを含む半導体装置であって、外部から
電源電位が与えられる電源端子、外部から接地電位が与
えられる接地端子、その一端が接地端子に接続され、３
値出力ドライバーに接地電位を与えるための第１の接地
電位線、および第１の接地電位線と互いに独立に設けら
れてその一端が接地端子に接続され、半導体装置のうち
の３値出力ドライバー以外の回路部に接地電位を与える
ための第２の接地電位線を備え、３値出力ドライバー
は、第１のインバータ、第２のインバータ、および出力
回路を含む。第１のインバータは、各々のゲートがとも
に第１の入力信号を受け、電源端子と第１の接地電位線
との間に直列接続された第１のＰチャネルMOSトランジ
スタおよび第１のＮチャネルMOSトランジスタを有し、
第１の入力信号を反転させて出力する。第２のインバー
タは、各々のゲートがともに第２の入力信号を受け、電
源端子と第１の接地電位線との間に直接接続された第２
のＰチャネルMOSトランジスタおよび第２のＮチャネルM
OSトランジスタを有し、第２の入力信号を反転させて出
力する。出力回路は、各々のゲートがそれぞれ第１およ
び第２のインバータの出力を受け、電源端子と第１の接
地電位線との間に直列接続された第３および第４のＮチ
ャネルMOSトランジスタを有し、３つの状態を出力す
る。
ベルおよび高インピーダンス状態の３つの状態を持つ３
値出力ドライバーを含む半導体装置であって、外部から
電源電位が与えられる電源端子、外部から接地電位が与
えられる接地端子、その一端が接地端子に接続され、３
値出力ドライバーに接地電位を与えるための第１の接地
電位線、および第１の接地電位線と互いに独立に設けら
れてその一端が接地端子に接続され、半導体装置のうち
の３値出力ドライバー以外の回路部に接地電位を与える
ための第２の接地電位線を備え、３値出力ドライバー
は、第１のインバータ、第２のインバータ、および出力
回路を含む。第１のインバータは、各々のゲートがとも
に第１の入力信号を受け、電源端子と第１の接地電位線
との間に直列接続された第１のＰチャネルMOSトランジ
スタおよび第１のＮチャネルMOSトランジスタを有し、
第１の入力信号を反転させて出力する。第２のインバー
タは、各々のゲートがともに第２の入力信号を受け、電
源端子と第１の接地電位線との間に直接接続された第２
のＰチャネルMOSトランジスタおよび第２のＮチャネルM
OSトランジスタを有し、第２の入力信号を反転させて出
力する。出力回路は、各々のゲートがそれぞれ第１およ
び第２のインバータの出力を受け、電源端子と第１の接
地電位線との間に直列接続された第３および第４のＮチ
ャネルMOSトランジスタを有し、３つの状態を出力す
る。
この発明に係る半導体装置では、３値出力ドライバー
用の第１の接地電位線とそれ以外の回路部用の第２の接
地電位線とを接地端子より互いに独立に設ける。したが
って、３値出力ドライバーの出力が高インピーダンス状
態である場合に、３値出力ドライバー以外の回路部の動
作により第２の接地電位線の電位が変動した場合でも、
第１の接地電位線の電位は何ら変動しないので、３値出
力ドライバーにリーク電流が生じるのを防止することが
できる。
用の第１の接地電位線とそれ以外の回路部用の第２の接
地電位線とを接地端子より互いに独立に設ける。したが
って、３値出力ドライバーの出力が高インピーダンス状
態である場合に、３値出力ドライバー以外の回路部の動
作により第２の接地電位線の電位が変動した場合でも、
第１の接地電位線の電位は何ら変動しないので、３値出
力ドライバーにリーク電流が生じるのを防止することが
できる。
以下、この発明の一実施例を図について説明する。第
１図は３値出力ドライバーを含む半導体記憶装置の構成
を示す回路図である。図において、（１）〜（５），
（Q1）〜（Q6），（Ｄ），（），（N1），（N2），
（VDD1）〜（VDD4），（VSS1）〜（VSS4）は第３図の従
来例に示したものと同等であるので説明を省略する。
１図は３値出力ドライバーを含む半導体記憶装置の構成
を示す回路図である。図において、（１）〜（５），
（Q1）〜（Q6），（Ｄ），（），（N1），（N2），
（VDD1）〜（VDD4），（VSS1）〜（VSS4）は第３図の従
来例に示したものと同等であるので説明を省略する。
出力最終段のグランド（VSS1）の電位と前後のグラン
ド（VSS2），（VSS3）の電位を他と独立に配線し、ま
た、グランド（VSS1），（VSS2），（VSS3）を接続して
同一レベルに保つ。その他は第３図の従来例に示したも
のと同様の構成である。
ド（VSS2），（VSS3）の電位を他と独立に配線し、ま
た、グランド（VSS1），（VSS2），（VSS3）を接続して
同一レベルに保つ。その他は第３図の従来例に示したも
のと同様の構成である。
次に動作について説明する。出力ドライバー（４）の
出力３状態に関する動作は第３図の従来例に示したもの
と同様であるので説明を省略する。出力ドライバー
（４）の出力が高インピーダンスのときの信号（N1）、
信号（N2）の低レベルと、グランド（VSS1）とを同一の
電位とし、他の回路部（５）のグランド（VSS4）と分離
することで、MOSトランジスタ（Q1），（Q2）のゲート
・ソース間に電位差を生じ難くする。第２図はこの場合
のグランド電位MOSトランジスタ（Q2）のゲート・ソー
ス間の電位差，リーク電流を示す波形図である。なお、
上記実施例では、電源としてグランド側について、ま
た、最終段のMOSトランジスタにＮ−チャネルMOSを使用
した例について述べたが、Ｐ−チャネルMOS及びその複
合した場合と電源分離にVDD電源を考えた場合も同様で
ある。
出力３状態に関する動作は第３図の従来例に示したもの
と同様であるので説明を省略する。出力ドライバー
（４）の出力が高インピーダンスのときの信号（N1）、
信号（N2）の低レベルと、グランド（VSS1）とを同一の
電位とし、他の回路部（５）のグランド（VSS4）と分離
することで、MOSトランジスタ（Q1），（Q2）のゲート
・ソース間に電位差を生じ難くする。第２図はこの場合
のグランド電位MOSトランジスタ（Q2）のゲート・ソー
ス間の電位差，リーク電流を示す波形図である。なお、
上記実施例では、電源としてグランド側について、ま
た、最終段のMOSトランジスタにＮ−チャネルMOSを使用
した例について述べたが、Ｐ−チャネルMOS及びその複
合した場合と電源分離にVDD電源を考えた場合も同様で
ある。
第１図はこの発明の一実施例である３値出力ドライバー
を含む半導体記憶装置の構成を示す回路図、第２図は第
１図の回路のグランド電位、MOSトランジスタのゲー
ト、ソース間の電位差及びリーク電流の変化を示す波形
図、第３図は従来の３値出力ドライバーを含む半導体記
憶装置の構成を示す回路図、第４図は第３図の回路のグ
ランド電位、MOSトランジスタのゲート・ソース間電位
差及びリーク電流の変化を示す波形図である。 図において、（１）は出力端子、（２）はグランド電源
端子、（３）は他の回路素子、（４）は３値出力ドライ
バー、（５）は他の回路部、（Q1）〜（Q6）はMOSトラ
ンジスタ、（Ｄ）、（）は入力信号、（N1），（N2）
は信号，（VDD1）〜（VDD4）は電源、（VSS1）〜（VSS
4）はグランドである。 なお、図中、同一符号は同一又は相当部分を示す。
を含む半導体記憶装置の構成を示す回路図、第２図は第
１図の回路のグランド電位、MOSトランジスタのゲー
ト、ソース間の電位差及びリーク電流の変化を示す波形
図、第３図は従来の３値出力ドライバーを含む半導体記
憶装置の構成を示す回路図、第４図は第３図の回路のグ
ランド電位、MOSトランジスタのゲート・ソース間電位
差及びリーク電流の変化を示す波形図である。 図において、（１）は出力端子、（２）はグランド電源
端子、（３）は他の回路素子、（４）は３値出力ドライ
バー、（５）は他の回路部、（Q1）〜（Q6）はMOSトラ
ンジスタ、（Ｄ）、（）は入力信号、（N1），（N2）
は信号，（VDD1）〜（VDD4）は電源、（VSS1）〜（VSS
4）はグランドである。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】出力が高レベル、低レベルおよび高インス
ピーダンス状態の３つの状態を持つ３値出力ドライバー
を含む半導体装置であって、 外部から電源電位が与えられる電源端子、 外部から接地電位が与えられる接地端子、 その一端が前記接地端子に接続され、前記３値出力ドラ
イバーに接地電位を与えるための第１の接地電位線、お
よび 前記第１の接地電位線と互いに独立に設けられてその一
端が前記接地端子に接続され、前記半導体装置のうちの
前記３値出力ドライバー以外の回路部に接地電位を与え
るための第２の接地電位線を備え、 前記３値出力ドライバーは、 各々のゲートがともに第１の入力信号を受け、前記電源
端子と前記第１の接地電位線との間に直列接続された第
１のＰチャネルMOSトランジスタおよび第１のＮチャネ
ルMOSトランジスタを有し、前記第１の入力信号を反転
させて出力する第１のインバータ、 各々のゲートがともに第２の入力信号を受け、前記電源
端子と前記第１の接地電位線との間に直列接続された第
２のＰチャネルMOSトランジスタおよび第２のＮチャネ
ルMOSトランジスタを有し、前記第２の入力信号を反転
させて出力する第２のインバータ、および 各々のゲートがそれぞれ前記第１および第２のインバー
タの出力を受け、前記電源端子と前記第１の接地電位線
との間に直列接続された第３および第４のＮチャンネル
MOSトランジスタを有し、前記３つの状態を出力する出
力回路を含む、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213223A JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213223A JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262111A JPH0262111A (ja) | 1990-03-02 |
| JP3066645B2 true JP3066645B2 (ja) | 2000-07-17 |
Family
ID=16635574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213223A Expired - Lifetime JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3066645B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212211A (ja) * | 1994-01-13 | 1995-08-11 | Fujitsu Ltd | 出力バッファ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936451B2 (ja) * | 1974-05-10 | 1984-09-04 | 日本電気株式会社 | 集積回路装置 |
-
1988
- 1988-08-26 JP JP63213223A patent/JP3066645B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0262111A (ja) | 1990-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0817387B1 (en) | Voltage-level shifter | |
| JP3562725B2 (ja) | 出力バッファ回路、および入出力バッファ回路 | |
| JP2982196B2 (ja) | 異電源インターフェース回路 | |
| JPS6365171B2 (ja) | ||
| JP4731056B2 (ja) | 半導体集積回路 | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JPH02268018A (ja) | Ｔｔｌ―ｃｍｏｓレベルトランスレータ | |
| JP3315286B2 (ja) | パルス倍電圧回路 | |
| JPH09172367A (ja) | レベルシフタ回路 | |
| JP3066645B2 (ja) | 半導体装置 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPH02210492A (ja) | 液晶表示駆動装置 | |
| JP3456849B2 (ja) | 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法 | |
| JP3070680B2 (ja) | 信号レベル変換回路 | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 | |
| US6329842B1 (en) | Output circuit for electronic devices | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPS62135013A (ja) | 出力回路 | |
| JP2747102B2 (ja) | １／２バイアスｌｃｄコモン信号発生回路 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 | |
| JPH05152905A (ja) | 半導体装置 | |
| JP2705085B2 (ja) | デコーダのテスト回路 | |
| JPH09200035A (ja) | レベル変換回路 | |
| JPH0298213A (ja) | 半導体記憶装置の出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080519 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080519 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |