JPH0262111A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0262111A JPH0262111A JP63213223A JP21322388A JPH0262111A JP H0262111 A JPH0262111 A JP H0262111A JP 63213223 A JP63213223 A JP 63213223A JP 21322388 A JP21322388 A JP 21322388A JP H0262111 A JPH0262111 A JP H0262111A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output driver
- ground
- power supply
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 claims 2
- 239000000835 fiber Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 4
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 4
- 241000009328 Perro Species 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はトランジスタにより構成さｎる３値出力ドラ
イバーが高インピーダンス状態における出力ドライバー
のリークｗｔ流の低減に関するものである。
イバーが高インピーダンス状態における出力ドライバー
のリークｗｔ流の低減に関するものである。
第３図は従来の３値ドライバーの構成を示す回路図であ
る。図において、（１１は出力端子、（２；はグランド
電源端子、（３）は他の回路素子、（４）は出力ドライ
バー、（５）は他の回路部、（ｑｌ）〜（Ｑｅ）はＭＯ
Ｓトランジスタ、（Ｄ）、（Ｄ）は入力信号、（ＮＩＸ
ＮＪは信号、（ＶＤＤＩ）〜（ＶＤＤ４）は電源、 （
ＶＳＳＩ）（ＶＳＳ４）はグランドである。ＭＯＳトラ
ンジスタ（Ｑｌ） 、（Ｑｚ）１．ｔ 出力ドライバー
＋４１の最終段を構成している。ＭＯＳトランジスタ
（ＱＪのゲートに入力される信号（Ｎ□〕を発生する）
ｖｌＯＳトランジスタ（Ｑ、ｔ） 、（Ｑ ｔ）かう成
る回路部には電源（ＶＤＤ２）及びグランド（ＶＳ５２
）があり、同様にＭＯＳトランジスタ（ＱＬ）のゲート
に入力される信’ｉ！ｒ ＣＮ５）を発生するＭＯＳト
？ンジスタ（Ｑｓ）（Ｑｅ）から成る回路部には電源（
ＶＤＤ３）、グランド（ＶＳＳ３）がある。出カドフィ
バ−（４）以外の他の回路部（５）内には電源（ＶＤ［
）４）及びグランド（ＶＳＳ４）がある。グラン）’
（ＶＳ５ｚ）は他のグ？ ン＃” （ＶＳＳ２） 、（
ｖＳ８３） ＋ （ＶＳＳ４ ）とは分離した形でグラ
ンド電源端子（２）へ直接接続されている。
る。図において、（１１は出力端子、（２；はグランド
電源端子、（３）は他の回路素子、（４）は出力ドライ
バー、（５）は他の回路部、（ｑｌ）〜（Ｑｅ）はＭＯ
Ｓトランジスタ、（Ｄ）、（Ｄ）は入力信号、（ＮＩＸ
ＮＪは信号、（ＶＤＤＩ）〜（ＶＤＤ４）は電源、 （
ＶＳＳＩ）（ＶＳＳ４）はグランドである。ＭＯＳトラ
ンジスタ（Ｑｌ） 、（Ｑｚ）１．ｔ 出力ドライバー
＋４１の最終段を構成している。ＭＯＳトランジスタ
（ＱＪのゲートに入力される信号（Ｎ□〕を発生する）
ｖｌＯＳトランジスタ（Ｑ、ｔ） 、（Ｑ ｔ）かう成
る回路部には電源（ＶＤＤ２）及びグランド（ＶＳ５２
）があり、同様にＭＯＳトランジスタ（ＱＬ）のゲート
に入力される信’ｉ！ｒ ＣＮ５）を発生するＭＯＳト
？ンジスタ（Ｑｓ）（Ｑｅ）から成る回路部には電源（
ＶＤＤ３）、グランド（ＶＳＳ３）がある。出カドフィ
バ−（４）以外の他の回路部（５）内には電源（ＶＤ［
）４）及びグランド（ＶＳＳ４）がある。グラン）’
（ＶＳ５ｚ）は他のグ？ ン＃” （ＶＳＳ２） 、（
ｖＳ８３） ＋ （ＶＳＳ４ ）とは分離した形でグラ
ンド電源端子（２）へ直接接続されている。
欠に動作について説明する。信号（Ｎりが低レベル、信
号レベル（ＮＪが高レベルのとき、出力端子ｆｉ＋のレ
ベルはグランド（ｙｓｓｌ）のレベルとなり、出力ドラ
イバー（４）の出力は低レベルとなる。また、上記とは
逆に信号（＋’Ｑが高レベル、信号（？’ｈ）が低レベ
ルのとき、出力端子（１）のレベルは電源（ＶＤＤＩ）
のレベルとなり、出力ドライパー（４）の出力は高レベ
ルとなる。更に信号（ＩＱ及び信号（ＮＤが共に低レベ
ルのとき、出力端子（１）は７０−ティングの状態とな
り、出カドフィバ−（４）の出力は高インピーダンスと
なる。
号レベル（ＮＪが高レベルのとき、出力端子ｆｉ＋のレ
ベルはグランド（ｙｓｓｌ）のレベルとなり、出力ドラ
イバー（４）の出力は低レベルとなる。また、上記とは
逆に信号（＋’Ｑが高レベル、信号（？’ｈ）が低レベ
ルのとき、出力端子（１）のレベルは電源（ＶＤＤＩ）
のレベルとなり、出力ドライパー（４）の出力は高レベ
ルとなる。更に信号（ＩＱ及び信号（ＮＤが共に低レベ
ルのとき、出力端子（１）は７０−ティングの状態とな
り、出カドフィバ−（４）の出力は高インピーダンスと
なる。
〔発明が解決しようとする録題〕
従来の３値出力ドライバーは以上のように構成されてい
るので、出カドフィバ−（４）の出力が低レベルのとき
はグランド（ＶＳＳ４）とグランド（ＶＳＳＩ）が分離
されていることから他のグランド（ｙｓｓｔ）からのノ
イズを低減できるが出力ドライバー（４）の出力が高イ
ンピーダンスのときは、信号（Ｎｔ） 、信号（ＮＪの
低レベルが、他の回路部（５）からのノイズを受け。
るので、出カドフィバ−（４）の出力が低レベルのとき
はグランド（ＶＳＳ４）とグランド（ＶＳＳＩ）が分離
されていることから他のグランド（ｙｓｓｔ）からのノ
イズを低減できるが出力ドライバー（４）の出力が高イ
ンピーダンスのときは、信号（Ｎｔ） 、信号（ＮＪの
低レベルが、他の回路部（５）からのノイズを受け。
出力ドライバー（４）最終段のグランド（ＶＳＳＩ）と
異なった位相で信号（Ｎｌ）、信号（ＮＤの低レベルに
ノイズが乗るため、ＭＯＳトランジスタ（ＱＬ） 、
（Ｑｚ） のゲートソース間に電位の差が発生し、リー
ク逆流が流れる。第４図はグランド（ｙｓｓ４）の電位
変化によ；Ｅｒ ’；ｆ フント（ＶＳＳ４）、（ｙｓ
ｓｌ）、信号（Ｎｌ）、（Ｎ２）（７） ［位置化とＭ
ＯＳトランジスタ（（ｈ）のゲート、ソース間電位差及
びリーク電流を示す波形図であるが、このように出力ド
ライバー（４）の出力が高インピーダンスのときにリー
ク電流が生ずるという問題点があった。
異なった位相で信号（Ｎｌ）、信号（ＮＤの低レベルに
ノイズが乗るため、ＭＯＳトランジスタ（ＱＬ） 、
（Ｑｚ） のゲートソース間に電位の差が発生し、リー
ク逆流が流れる。第４図はグランド（ｙｓｓ４）の電位
変化によ；Ｅｒ ’；ｆ フント（ＶＳＳ４）、（ｙｓ
ｓｌ）、信号（Ｎｌ）、（Ｎ２）（７） ［位置化とＭ
ＯＳトランジスタ（（ｈ）のゲート、ソース間電位差及
びリーク電流を示す波形図であるが、このように出力ド
ライバー（４）の出力が高インピーダンスのときにリー
ク電流が生ずるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、出力ドライバー（４）の出力が高インピーダ
ンスのときのリーク電流の発生を抑制する３値出力ドラ
イバーを得ることを目的とする。
たもので、出力ドライバー（４）の出力が高インピーダ
ンスのときのリーク電流の発生を抑制する３値出力ドラ
イバーを得ることを目的とする。
この発明に係る３値出力ドライバーは出カドフィバ−（
４）の電源（ＶＤＤＩ）、（ＶＤＤ２） 、 （ＶＤＤ
３）、 ）；ｆ ”Ｆ ’ｙ） （ｖｓｓｘ）、（ｖｓ
ｓｚ）、（ｖｓｓｓ）を他の回路部（５］の電源（１／
ＤＤ４）、グランド（ｙｓｓ４）と独立して電源端子よ
り配線する。
４）の電源（ＶＤＤＩ）、（ＶＤＤ２） 、 （ＶＤＤ
３）、 ）；ｆ ”Ｆ ’ｙ） （ｖｓｓｘ）、（ｖｓ
ｓｚ）、（ｖｓｓｓ）を他の回路部（５］の電源（１／
ＤＤ４）、グランド（ｙｓｓ４）と独立して電源端子よ
り配線する。
この発明における３値出力ドフィバ−は出カドフィバー
側の電源及びグランドを他の回路部の電源及びグランド
と分離したので、出カドフィバ−の出力が高インピーダ
ンス状態におけるリーク電流を低減する。
側の電源及びグランドを他の回路部の電源及びグランド
と分離したので、出カドフィバ−の出力が高インピーダ
ンス状態におけるリーク電流を低減する。
以下、この発明の一実施例を図について説明する。第１
図は３値出力ドライバーの構成を示す回路図である。図
において、（１１〜（５１、（Ｑｔ）〜（Ｑ ｓ） −
（Ｄ）、（Ｄ） 、（Ｎ５）−（ＮＪ、（ＶＤＤｔ）〜
（ＶＤＤ４）、（ＶＳＳＩ）〜（ＶＳＳ４） は第３
図の従来列に示したものと同等であるので説明を省略す
る。
図は３値出力ドライバーの構成を示す回路図である。図
において、（１１〜（５１、（Ｑｔ）〜（Ｑ ｓ） −
（Ｄ）、（Ｄ） 、（Ｎ５）−（ＮＪ、（ＶＤＤｔ）〜
（ＶＤＤ４）、（ＶＳＳＩ）〜（ＶＳＳ４） は第３
図の従来列に示したものと同等であるので説明を省略す
る。
出力最終段のグランド（ｙｓｓｌ）の電位と前後のグラ
ンド（ＶＳＳ２）、（ＶＳＳ３）の電位を池と独立に配
線し、また、グランド（ＶＳＳＩ）、（ＶＳＳ２）、（
ＶＳＳ３）ヲ接続Ｌ／ テ同一レベルに医つ。その池は
第３図の従来列に示したものと同様の構成である。
ンド（ＶＳＳ２）、（ＶＳＳ３）の電位を池と独立に配
線し、また、グランド（ＶＳＳＩ）、（ＶＳＳ２）、（
ＶＳＳ３）ヲ接続Ｌ／ テ同一レベルに医つ。その池は
第３図の従来列に示したものと同様の構成である。
次に動作について説明する。３値出力ドフィバ−の出力
３状態に関する動作は第３図の従来例に示したものと同
様であるので説明を省略する。出カドフィバ−（４）の
出力が高インピーダンスのときの信号（ｒＱ 、信号（
Ｎ２）の低レベルと、グ？ ン）’（ＶＳＳＩ）とを同
一の９位とし、他の回路部（５）のグランド（ＶＳＳ４
）と分離することで、ＭＯＳトランジスタ（Ｑ）。
３状態に関する動作は第３図の従来例に示したものと同
様であるので説明を省略する。出カドフィバ−（４）の
出力が高インピーダンスのときの信号（ｒＱ 、信号（
Ｎ２）の低レベルと、グ？ ン）’（ＶＳＳＩ）とを同
一の９位とし、他の回路部（５）のグランド（ＶＳＳ４
）と分離することで、ＭＯＳトランジスタ（Ｑ）。
（Ｑｚ）のゲート・ソース間に電位差を生じ難くする。
第２図はこの場合のグランド電位ＭＯＳトランジスタ（
Ｑｚ）のゲート・ソース間の電位差、リーク電流を示す
波形図である。なお、を記実施例では、電源としてグラ
ンド側について、また、最終段のＭＯ３Ｆ−フンジスタ
にＮ−チャネルＭＯ８を使用した例について述べたが、
Ｐ−チャネルＭＯ５及びその複合した場合と電源分離に
ｙｏｏｌ源を考えた場合も同様である。
Ｑｚ）のゲート・ソース間の電位差、リーク電流を示す
波形図である。なお、を記実施例では、電源としてグラ
ンド側について、また、最終段のＭＯ３Ｆ−フンジスタ
にＮ−チャネルＭＯ８を使用した例について述べたが、
Ｐ−チャネルＭＯ５及びその複合した場合と電源分離に
ｙｏｏｌ源を考えた場合も同様である。
第１図はこの発明の一実施例である３値出力ドライバー
の構成を示す回路図、第２図は第１図の回路のグブンド
喧位、ＭＯＳトランジスタのケート、ソース間の電位差
及びリーク電流の変化を示す波形図、第３図は従来の３
値出力ドライバーの構成を示す回路図、第４図は第３図
の回路のグランドに位、ＭＯＳトランジスタのゲート・
ソース間開位差及びリーク電流の変化を示す波形図であ
る。 図において、（１）は出力端子、（２）はグランド電源
端子、（３）は他の回路素子、（４）は出カドフィバ−
（５）は他の回路部、（Ｑｌ）〜（Ｑ６）はＭＯＳトラ
ンジスタ、（Ｄ）、ＣＤ）は入力信号、（ＮＬ）、（Ｎ
りは信号、 （ＶＤＤＩ）〜（ｖＤＤ ４）は電源、（
ＶＳＳＩ）〜（ＶＳＳ４）はグランドである。 なお、図中、同一符号は同−又は相当部分を示す。
の構成を示す回路図、第２図は第１図の回路のグブンド
喧位、ＭＯＳトランジスタのケート、ソース間の電位差
及びリーク電流の変化を示す波形図、第３図は従来の３
値出力ドライバーの構成を示す回路図、第４図は第３図
の回路のグランドに位、ＭＯＳトランジスタのゲート・
ソース間開位差及びリーク電流の変化を示す波形図であ
る。 図において、（１）は出力端子、（２）はグランド電源
端子、（３）は他の回路素子、（４）は出カドフィバ−
（５）は他の回路部、（Ｑｌ）〜（Ｑ６）はＭＯＳトラ
ンジスタ、（Ｄ）、ＣＤ）は入力信号、（ＮＬ）、（Ｎ
りは信号、 （ＶＤＤＩ）〜（ｖＤＤ ４）は電源、（
ＶＳＳＩ）〜（ＶＳＳ４）はグランドである。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 出力が高レベル、低レベル及び高インピーダンス状態の
３つの状態を持つ出力ドライバーにおいて、上記出力ド
ライバーの最終段を構成する２つの電界効果型トランジ
スタ及び上記２つの電界効果室トランジスタのゲートに
それぞれ入力される信号を発生するそれぞれの回路部に
供給する電源とグランドを、上記出力ドライバー及び上
記回路部以外の電源とグランドとは独立に電源端子より
配線し、上記出力ドライバーの出力が高インピーダンス
状態でのリーク電流を低減することを特徴とする３値出
力ドライバーの電源配線
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213223A JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213223A JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262111A true JPH0262111A (ja) | 1990-03-02 |
| JP3066645B2 JP3066645B2 (ja) | 2000-07-17 |
Family
ID=16635574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213223A Expired - Lifetime JP3066645B2 (ja) | 1988-08-26 | 1988-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3066645B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869984A (en) * | 1994-01-13 | 1999-02-09 | Fujitsu Limited | Output buffer circuit utilizing FETS for lowering output resistance of a circuit block |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145066A (ja) * | 1974-05-10 | 1975-11-21 |
-
1988
- 1988-08-26 JP JP63213223A patent/JP3066645B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145066A (ja) * | 1974-05-10 | 1975-11-21 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869984A (en) * | 1994-01-13 | 1999-02-09 | Fujitsu Limited | Output buffer circuit utilizing FETS for lowering output resistance of a circuit block |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3066645B2 (ja) | 2000-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5892382A (en) | Current mode logic circuit, source follower circuit and flip flop circuit | |
| CA1258498A (en) | Cmos programmable logic array | |
| JPH09172367A (ja) | レベルシフタ回路 | |
| JPH0261821B2 (ja) | ||
| JPH0262111A (ja) | 半導体装置 | |
| JPH02166826A (ja) | 半導体集積回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JP2788890B2 (ja) | レベルシフト回路 | |
| JP3456849B2 (ja) | 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法 | |
| JPS58184815A (ja) | シユミツト回路 | |
| JPS63302622A (ja) | インタフエ−ス回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JPH0355912A (ja) | ヒステリシス回路 | |
| JP2891832B2 (ja) | Ｌｃｄドライバー回路 | |
| JPH09116419A (ja) | レベルシフタ回路 | |
| JPH11214981A (ja) | レベルシフト回路 | |
| JPH03222515A (ja) | ２相クロック発生回路 | |
| JPS6125257B2 (ja) | ||
| JPH0298213A (ja) | 半導体記憶装置の出力回路 | |
| JPH04196618A (ja) | セレクタ回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH03283815A (ja) | 出力バッファ回路 | |
| JPH05327467A (ja) | Ｔｔｌレベル入力バッファ回路 | |
| JPH0671201B2 (ja) | レベル変換装置 | |
| JPH0287718A (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080519 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080519 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |