JPH02166826A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02166826A JPH02166826A JP63322504A JP32250488A JPH02166826A JP H02166826 A JPH02166826 A JP H02166826A JP 63322504 A JP63322504 A JP 63322504A JP 32250488 A JP32250488 A JP 32250488A JP H02166826 A JPH02166826 A JP H02166826A
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- Japan
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- input
- level shifter
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- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にレベルシフタに
関する。
関する。
従来レベルシフタは、デコーダと組合わせて使用される
ことが多く、液晶ドライバーや蛍光表示管（以降ＦＩＰ
と略記する）用ドライバーのレベル変換回路でもよく見
られる。第２図はデコーダの入力信号が２人力の場合の
従来の一例を示している。ここに示されている論理回路
４８では、接地電圧をハイレベル、通常の電源電圧をロ
ウレベルとして扱い、３人力ＮＡＮＤ３６〜３９および
インバータ４０〜４３からなるデコーダ４９を有してい
る。イネーブル信号３１がハイレベルの時は、入力信号
３２と３３およびイネーブル信号３１により３人力ＮＡ
ＮＤ３６〜３９のうち、どれか１つがアクティブとなり
ロウレベルを出力し、反転のハイレベルをレベルシック
に入力する。他の３つの３人力ＮＡＮＤは、インアクテ
ィブのハイレベルを出力しており、反転のロウレベルを
レベルシックに入力している。イネーブル信号３１がロ
ウレベルの時は、３人力ＮＡＮＤ３６〜３９の全てがイ
ンアクティブでハイレベルを出力しておす、反転のロウ
レベルをレベルシフタ４４〜４７に入力する。
ことが多く、液晶ドライバーや蛍光表示管（以降ＦＩＰ
と略記する）用ドライバーのレベル変換回路でもよく見
られる。第２図はデコーダの入力信号が２人力の場合の
従来の一例を示している。ここに示されている論理回路
４８では、接地電圧をハイレベル、通常の電源電圧をロ
ウレベルとして扱い、３人力ＮＡＮＤ３６〜３９および
インバータ４０〜４３からなるデコーダ４９を有してい
る。イネーブル信号３１がハイレベルの時は、入力信号
３２と３３およびイネーブル信号３１により３人力ＮＡ
ＮＤ３６〜３９のうち、どれか１つがアクティブとなり
ロウレベルを出力し、反転のハイレベルをレベルシック
に入力する。他の３つの３人力ＮＡＮＤは、インアクテ
ィブのハイレベルを出力しており、反転のロウレベルを
レベルシックに入力している。イネーブル信号３１がロ
ウレベルの時は、３人力ＮＡＮＤ３６〜３９の全てがイ
ンアクティブでハイレベルを出力しておす、反転のロウ
レベルをレベルシフタ４４〜４７に入力する。
第３図は、従来のレベルシフタの一例を示す回路図であ
る。入力信号５０がハイレベルのときは、ゲートにハイ
レベルが入力され、Ｐチャネルトランジスタ（以下Ｐｃ
ｈ、Ｔｒと略記する）５１がオフし、Ｐｃｈ、Ｔｒ５４
のゲートには入力信号５０の反転のロウレベルの信号５
３が入力され、Ｐｃｈ、Ｔｒ５４をオンさせ、Ｎチャネ
ルトランジスタ（以下、Ｎｃｈ、Ｔｒと略記する）５２
のゲート入力に接地電源ＧＮＤによるハイレベルが供給
され、Ｎｃｈ、Ｔｒ５２をオンさせ、Ｎｃｈ。
る。入力信号５０がハイレベルのときは、ゲートにハイ
レベルが入力され、Ｐチャネルトランジスタ（以下Ｐｃ
ｈ、Ｔｒと略記する）５１がオフし、Ｐｃｈ、Ｔｒ５４
のゲートには入力信号５０の反転のロウレベルの信号５
３が入力され、Ｐｃｈ、Ｔｒ５４をオンさせ、Ｎチャネ
ルトランジスタ（以下、Ｎｃｈ、Ｔｒと略記する）５２
のゲート入力に接地電源ＧＮＤによるハイレベルが供給
され、Ｎｃｈ、Ｔｒ５２をオンさせ、Ｎｃｈ。
Ｔｒ５５のゲートには負の高電圧電源Ｖ）Ｉによるロウ
レベルが入力され、Ｎ ｃ ｈ −Ｔ ｒ ５５をオフ
させ、出力６０に接地電源ＧＮＤによるハイレベルが供
給される。逆に入力信号５０がロウレベルのときは、Ｐ
ｃｈ、Ｔｒ５１がオン、Ｐｃｈ、Ｔｒ５４がオフ、Ｎｃ
ｈ、Ｔｒ５５がオン、Ｎｃｈ、Ｔｒ５２がオフし、出力
６０を負の高電圧電源ｖＴ１によるロウレベルにする。
レベルが入力され、Ｎ ｃ ｈ −Ｔ ｒ ５５をオフ
させ、出力６０に接地電源ＧＮＤによるハイレベルが供
給される。逆に入力信号５０がロウレベルのときは、Ｐ
ｃｈ、Ｔｒ５１がオン、Ｐｃｈ、Ｔｒ５４がオフ、Ｎｃ
ｈ、Ｔｒ５５がオン、Ｎｃｈ、Ｔｒ５２がオフし、出力
６０を負の高電圧電源ｖＴ１によるロウレベルにする。
レベルシックの出力信号６０は液晶ドライバーやＦＩＰ
ドライバー等の回路に入力される。例えば、第２図にお
いて、入力信号３２．３３の組合せが“００”で表わさ
れる液晶ドライバーやＦＩＰドライバーを駆動したい場
合には、３人力ＮＡＮＤ３６のみがアクティブでインバ
ータ４０の出力がハイレベルとなり、レベルシフタ４４
の出力が液晶ドライバーやＦＩＰドライバー等の回路に
ハイレベルとして出力される。非選択の液晶ドライバー
やＦＩＰドライバー等の回路には、３人力ＮＡＮＤ３７
〜３９がインアクティブなのでインバータ４１〜４３の
出力は、ロウレベルとなり、レベルシフタ４５〜４７の
出力が負の高電圧となるので、ロウレベルが入力すれる
。
ドライバー等の回路に入力される。例えば、第２図にお
いて、入力信号３２．３３の組合せが“００”で表わさ
れる液晶ドライバーやＦＩＰドライバーを駆動したい場
合には、３人力ＮＡＮＤ３６のみがアクティブでインバ
ータ４０の出力がハイレベルとなり、レベルシフタ４４
の出力が液晶ドライバーやＦＩＰドライバー等の回路に
ハイレベルとして出力される。非選択の液晶ドライバー
やＦＩＰドライバー等の回路には、３人力ＮＡＮＤ３７
〜３９がインアクティブなのでインバータ４１〜４３の
出力は、ロウレベルとなり、レベルシフタ４５〜４７の
出力が負の高電圧となるので、ロウレベルが入力すれる
。
このようにして接地電圧をハイレベル、通常電源電圧を
ロウレベルとする信号がレベルシフタによつ接地電圧を
ハイレベル、負の高電源電圧をロウレベルとする信号に
レベル変換される。
ロウレベルとする信号がレベルシフタによつ接地電圧を
ハイレベル、負の高電源電圧をロウレベルとする信号に
レベル変換される。
上述した従来のレベルシフタは、デコーダとの組合わせ
においては、デコードされた信号をレベル変換している
ので、この様な回路を有している半導体集積回路の実現
においては、デコーダの入力信号が多い程、回路素子が
増大し、レイアウト面積が大きくなり、設計コストが高
くなるだけでなく、製造歩留りを下げるという欠点があ
る。
においては、デコードされた信号をレベル変換している
ので、この様な回路を有している半導体集積回路の実現
においては、デコーダの入力信号が多い程、回路素子が
増大し、レイアウト面積が大きくなり、設計コストが高
くなるだけでなく、製造歩留りを下げるという欠点があ
る。
本発明の目的は、上述した問題点を除去し、集積化、製
造コストおよび歩留りの優れた半導体集積回路を提供す
ることにある。
造コストおよび歩留りの優れた半導体集積回路を提供す
ることにある。
本発明のレベルシフタは、ソースが負の高電圧電源に接
続された第１のＮｃｈ、Ｔｒのドレインおよびゲートを
、ソースが負の高電圧電源に接続された第２のＮｃｈ、
Ｔｒのゲートおよびドレインにそれぞれ接続し、任意の
電圧電源に一端が接続され、ゲートに第１の信号群が入
力され、並列接続された第１のＰｃｈ、Ｔｒ群と、ゲー
トに第１の信号群の逆相信号が入力され、直列接続され
た第２のＰｃｈ、Ｔｒ群の他端が前記第１および第２の
Ｎｃｈ、Ｔｒのそれぞれのドレインに接続され、第２の
Ｎｃｈ、Ｔｒのドレインを出力とする構成を有している
。このような構成により、第１の信号群に応じて第１お
よび第２のＰｃｈ、Ｔｒ群の導通を制御し、アクティブ
状態では出力に任意の電源電圧を供給し、インアクティ
ブ状態では、負の高電圧を供給するものである。
続された第１のＮｃｈ、Ｔｒのドレインおよびゲートを
、ソースが負の高電圧電源に接続された第２のＮｃｈ、
Ｔｒのゲートおよびドレインにそれぞれ接続し、任意の
電圧電源に一端が接続され、ゲートに第１の信号群が入
力され、並列接続された第１のＰｃｈ、Ｔｒ群と、ゲー
トに第１の信号群の逆相信号が入力され、直列接続され
た第２のＰｃｈ、Ｔｒ群の他端が前記第１および第２の
Ｎｃｈ、Ｔｒのそれぞれのドレインに接続され、第２の
Ｎｃｈ、Ｔｒのドレインを出力とする構成を有している
。このような構成により、第１の信号群に応じて第１お
よび第２のＰｃｈ、Ｔｒ群の導通を制御し、アクティブ
状態では出力に任意の電源電圧を供給し、インアクティ
ブ状態では、負の高電圧を供給するものである。
第１図に本発明のレベルシフタの回路を示す。
接地電源ＧＮＤと負の高電圧電源■□の間には、Ｐｃｈ
、Ｔｒｌｌ、１２．１３およびＮｃｈ、Ｔｒ １４が直
列に接続され、Ｐｃｈ、Ｔｒ１３とＮｃｈ、Ｔｒ１４の
接続節点が出力２０となる。また、Ｎｃｈ。
、Ｔｒｌｌ、１２．１３およびＮｃｈ、Ｔｒ １４が直
列に接続され、Ｐｃｈ、Ｔｒ１３とＮｃｈ、Ｔｒ１４の
接続節点が出力２０となる。また、Ｎｃｈ。
ＴｒｌＯの一端には負の高電圧電源ｖ８が接続され、他
端と接地電源ＧＮＤ間にＰｃｈ、Ｔｒ７゜８．９が並列
に接続されている。これらのＰｃｈ。
端と接地電源ＧＮＤ間にＰｃｈ、Ｔｒ７゜８．９が並列
に接続されている。これらのＰｃｈ。
Ｔｒ７，８．９とＮｃｈ、ＴｒｌＯとの接続節点はＮｃ
ｈ、Ｔｒ１４のゲートに接続され、Ｐｃｈ。
ｈ、Ｔｒ１４のゲートに接続され、Ｐｃｈ。
Ｔｒ１３とＮｃｈ、Ｔｒ１４の接続節点はＮｃｈ。
Ｔｒｉｏのゲートに接続される。イネーブル信号１は、
Ｐｃｈ、Ｔｒ９のゲートに、イネーブル信号１をインバ
ータ４を介して得られる反転信号は、Ｐｃｈ、Ｔｒ １
１のゲートにそれぞれ入力される。
Ｐｃｈ、Ｔｒ９のゲートに、イネーブル信号１をインバ
ータ４を介して得られる反転信号は、Ｐｃｈ、Ｔｒ １
１のゲートにそれぞれ入力される。
入力信号２は、Ｐｃｈ、Ｔｒ１２のゲートに、入力信号
２をインバータ５を介して得られる反転信号は、Ｐｃｈ
、Ｔｒ８のゲートにそれぞれ入力される。また、入力信
号３は、Ｐｃｈ、Ｔｒ １３のゲートに、入力信号３を
インバータ６を介して得られる反転信号は、Ｐｃｈ、Ｔ
ｒ７のゲートにそれぞれ入力される。このようなレベル
シフタ１５と同様の回路構成を有するレベルシフタ１６
〜１８が複数段形成されている。
２をインバータ５を介して得られる反転信号は、Ｐｃｈ
、Ｔｒ８のゲートにそれぞれ入力される。また、入力信
号３は、Ｐｃｈ、Ｔｒ １３のゲートに、入力信号３を
インバータ６を介して得られる反転信号は、Ｐｃｈ、Ｔ
ｒ７のゲートにそれぞれ入力される。このようなレベル
シフタ１５と同様の回路構成を有するレベルシフタ１６
〜１８が複数段形成されている。
入力信号２，３の組合わせが“００”で表わされる液晶
ドライバーやＦＩＰドライバーを駆動したい場合には、
イネーブル信号１がハイレベルであるので、Ｐｃｈ、Ｔ
ｒｌｌ、１２．１３がオンし、Ｐｃｈ、Ｔｒ７，８．９
がオフするのでＮｃｈ。
ドライバーやＦＩＰドライバーを駆動したい場合には、
イネーブル信号１がハイレベルであるので、Ｐｃｈ、Ｔ
ｒｌｌ、１２．１３がオンし、Ｐｃｈ、Ｔｒ７，８．９
がオフするのでＮｃｈ。
Ｔｒｌｏ、１４はそれぞれオン、オフであり出力２０は
ハイレベルとなり、レベルシフタ１５はアクティブとな
る。上記以外の非選択のものは、直列につないだＰｃｈ
、Ｔｒｌｌ、１２．１３に相当するトランジスタの少な
くとも１つがオフしており、並列につないだＰｃｈ、Ｔ
ｒ８，１２．１４に相当するトランジスタの少なくとも
１つがオンしているので、レベルシフタ１６，１７．１
８の出力２１，２２．２３は負の高電圧であり、液晶ド
ライバーやＦＩＰドライバー等の回路へはｐウレベルが
入力され、インアクティブ状態を示す。
ハイレベルとなり、レベルシフタ１５はアクティブとな
る。上記以外の非選択のものは、直列につないだＰｃｈ
、Ｔｒｌｌ、１２．１３に相当するトランジスタの少な
くとも１つがオフしており、並列につないだＰｃｈ、Ｔ
ｒ８，１２．１４に相当するトランジスタの少なくとも
１つがオンしているので、レベルシフタ１６，１７．１
８の出力２１，２２．２３は負の高電圧であり、液晶ド
ライバーやＦＩＰドライバー等の回路へはｐウレベルが
入力され、インアクティブ状態を示す。
説明上、２人力のデコーダについて述べたが本発明は、
３人力以上のデコーダについても直列につないだＰｃｈ
、Ｔｒと並列につないだＰｃｈ、Ｔｒの個数を増してい
くことでデコーダ機能を備えたレベルシフタを実現でき
る。
３人力以上のデコーダについても直列につないだＰｃｈ
、Ｔｒと並列につないだＰｃｈ、Ｔｒの個数を増してい
くことでデコーダ機能を備えたレベルシフタを実現でき
る。
以上説明した様に本発明によれば、デコーダとレベルシ
フタの組合わせが簡単な等何回路に置き変えられ、この
様な回路を有している半導体集積回路の実現においては
、デコーダの入力信号が多いほど回路素子を減少でき、
レイアウト面積を小さくすることが可能である。例えば
第２図の回路が従来５２素子で実現可能に対し本発明に
よれば第１図に示した様に３８素子で実現できる。同様
に３人力のデコーダについては従来１１８素子が８８素
子に削減できる。そのため、集積化・製造コストおよび
歩留りの優れた半導体集積回路を得られる。
フタの組合わせが簡単な等何回路に置き変えられ、この
様な回路を有している半導体集積回路の実現においては
、デコーダの入力信号が多いほど回路素子を減少でき、
レイアウト面積を小さくすることが可能である。例えば
第２図の回路が従来５２素子で実現可能に対し本発明に
よれば第１図に示した様に３８素子で実現できる。同様
に３人力のデコーダについては従来１１８素子が８８素
子に削減できる。そのため、集積化・製造コストおよび
歩留りの優れた半導体集積回路を得られる。
ネルトランジスタ、１５，１６，１７．１８・・・・・
・デコーダ機能を備えたレベルシフタ、２０，２１゜２
２．２３・・・・・・出力信号、３６，３７，３８．３
９・・・・・・３人力ＮＡＮＤ、４４，４５，４６．４
７・・・・・・レベルシフタ、４８・・・・・・論理回
路、４９・・・・・・デコーダ、５０，５３・・・・・
・レベルシフタへの入力信号。
・デコーダ機能を備えたレベルシフタ、２０，２１゜２
２．２３・・・・・・出力信号、３６，３７，３８．３
９・・・・・・３人力ＮＡＮＤ、４４，４５，４６．４
７・・・・・・レベルシフタ、４８・・・・・・論理回
路、４９・・・・・・デコーダ、５０，５３・・・・・
・レベルシフタへの入力信号。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図、第３図はレベルシフタの回路の一例である。 １．３１・・・・・・イネーブル信号、２，３．３２゜
３３・・・・・・入力信号、４，５，６，３４，３５，
４０゜４１．４２，４３・・・・・・インバータ、７，
８，９゜１１．１２，１３，５１，５４・・・・・・Ｐ
チャネルトランジスタ、１０，１４，５２，５５・・・
・・・Ｎチャ第 Ｚ 図 石 図
回路図、第３図はレベルシフタの回路の一例である。 １．３１・・・・・・イネーブル信号、２，３．３２゜
３３・・・・・・入力信号、４，５，６，３４，３５，
４０゜４１．４２，４３・・・・・・インバータ、７，
８，９゜１１．１２，１３，５１，５４・・・・・・Ｐ
チャネルトランジスタ、１０，１４，５２，５５・・・
・・・Ｎチャ第 Ｚ 図 石 図
Claims (1)
- 第１の電圧電源と第１の節点との間に接続され、ゲート
が第２の節点に接続された第１のトランジスタと、前記
第１の電圧電源と前記第２の節点との間に接続され、ゲ
ートが前記第１の節点に接続された第２のトランジスタ
と、前記第１の節点と第２の電圧電源との間に複数個並
列に接続され、それぞれのゲートに第１の信号群が入力
される第１のトランジスタ群と、前記第２の節点と前記
第２の電圧電源との間に前記第１のトランジスタ群と同
数個直列に接続され、それぞれのゲートに前記第１の信
号群の逆相となる第２の信号群が入力される第２のトラ
ンジスタ群とを具備する論理回路を複数個有することを
特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322504A JPH02166826A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路 |
| US07/453,607 US5019727A (en) | 1988-12-20 | 1989-12-20 | Semiconductor integrated circuit having a decoding and level shifting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322504A JPH02166826A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166826A true JPH02166826A (ja) | 1990-06-27 |
Family
ID=18144389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322504A Pending JPH02166826A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5019727A (ja) |
| JP (1) | JPH02166826A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556208B2 (ja) * | 1991-03-19 | 1996-11-20 | 富士通株式会社 | レベル変換回路 |
| US5483179A (en) * | 1994-04-20 | 1996-01-09 | International Business Machines Corporation | Data output drivers with pull-up devices |
| TWI250498B (en) * | 2001-12-07 | 2006-03-01 | Semiconductor Energy Lab | Display device and electric equipment using the same |
| JP3786608B2 (ja) * | 2002-01-28 | 2006-06-14 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| FR2839829B1 (fr) * | 2002-05-14 | 2005-07-08 | St Microelectronics Sa | Buffer pour circuit a contact |
| KR101599453B1 (ko) * | 2009-08-10 | 2016-03-03 | 삼성전자주식회사 | 레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법 |
| US8963609B2 (en) * | 2013-03-01 | 2015-02-24 | Arm Limited | Combinatorial circuit and method of operation of such a combinatorial circuit |
| KR102115450B1 (ko) * | 2013-12-12 | 2020-05-27 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979487A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | デコ−ダ回路 |
| US4581548A (en) * | 1983-03-15 | 1986-04-08 | Harris Corporation | Address decoder |
| JPS63156427A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | デコ−ド回路 |
| JPS63209220A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | インバ−タ回路 |
-
1988
- 1988-12-20 JP JP63322504A patent/JPH02166826A/ja active Pending
-
1989
- 1989-12-20 US US07/453,607 patent/US5019727A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5019727A (en) | 1991-05-28 |
| US5019727B1 (ja) | 1992-08-18 |
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