JPS5979487A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS5979487A JPS5979487A JP57188711A JP18871182A JPS5979487A JP S5979487 A JPS5979487 A JP S5979487A JP 57188711 A JP57188711 A JP 57188711A JP 18871182 A JP18871182 A JP 18871182A JP S5979487 A JPS5979487 A JP S5979487A
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- Japan
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- decoder circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ回路等におけるデコーダ＋ｉ３＋
路に関゛ｒる。
路に関゛ｒる。
従来のデコーダ回路は、アドレスバッファ回路出力信号
の入力により出力が制御される。従来の一例を第１図に
示す。第１図は、負荷として働くＭｒｓｌ−＋ｖＴｚ個
と、ドライバーとして働く並列接続された３個のＭＴＳ
ＦＦＪＴによ多構成されている。
の入力により出力が制御される。従来の一例を第１図に
示す。第１図は、負荷として働くＭｒｓｌ−＋ｖＴｚ個
と、ドライバーとして働く並列接続された３個のＭＴＳ
ＦＦＪＴによ多構成されている。
へ４１Ｓト”ト】’Ｉ’ Ｑｌｌはデプレッションタ
イプでドレイ／端子は回路の電源Ｖｃｃにゲート及びソ
ース端子は共通に回路の出力端子である脇息Ｎｉｌに接
続される。Ｍｌご（Ｆｉ℃Ｔ Ｑ１２．Ｑ１３．Ｑ１
４はエンハンスメントタイプのＭＩＳＦＥＴでめり谷ド
レイン端子は共通に接点Ｎｉｌに、またソース端子は共
通に回路のＧＮＩ）に接続婆れ、ゲート端子には、アド
レスパラノア回路からの入力信号ＡＯ，Ａｌ。
イプでドレイ／端子は回路の電源Ｖｃｃにゲート及びソ
ース端子は共通に回路の出力端子である脇息Ｎｉｌに接
続される。Ｍｌご（Ｆｉ℃Ｔ Ｑ１２．Ｑ１３．Ｑ１
４はエンハンスメントタイプのＭＩＳＦＥＴでめり谷ド
レイン端子は共通に接点Ｎｉｌに、またソース端子は共
通に回路のＧＮＩ）に接続婆れ、ゲート端子には、アド
レスパラノア回路からの入力信号ＡＯ，Ａｌ。
Ａ２が加えられている。本回路は説明を容易にするため
に、ドライバーとして働（ＭＪＳＦＢ’１’（Ｑ１２〜
Ｑ１４）は３個であるがこれより多くても、あるいは２
個でもか咬わない。また以降の説明を容易にするために
、ＭＩＳＦＥＴは全てＮチャンネルタイプとする。以下
第１図を用いて、回路の説明を行なう。入力信号ＡＯ−
Ａ２の少なくとも１つ以上がハイレベルの場合は、その
入力信号に接続されるＭＩＳＦＥＴ Ｑ１２〜Ｑ１４
が導通し、接点Ｎ１１のレベルは低レベルとなる。すな
わち該デコーダ回路は非選択状態を取る。次に入力信号
ＡＯ〜Ａ２のいずれもローレベルの場合は、Ｍｌ５ＦＥ
ＴＱ１２〜Ｑ１４のいずれも非導通となるので、接点Ｎ
ｉｌのレベルはハイレベルとなる。すなわち、該デコー
ダ回路は入力信号ＡＯ−Ａ２の状態に応じた論理状態の
みを取る。従って従来のデコーダ回路（ｄ、メモリ全体
として選択された１つだけが出力を生ずるものであり、
その用途において限定されたものであった。
に、ドライバーとして働（ＭＪＳＦＢ’１’（Ｑ１２〜
Ｑ１４）は３個であるがこれより多くても、あるいは２
個でもか咬わない。また以降の説明を容易にするために
、ＭＩＳＦＥＴは全てＮチャンネルタイプとする。以下
第１図を用いて、回路の説明を行なう。入力信号ＡＯ−
Ａ２の少なくとも１つ以上がハイレベルの場合は、その
入力信号に接続されるＭＩＳＦＥＴ Ｑ１２〜Ｑ１４
が導通し、接点Ｎ１１のレベルは低レベルとなる。すな
わち該デコーダ回路は非選択状態を取る。次に入力信号
ＡＯ〜Ａ２のいずれもローレベルの場合は、Ｍｌ５ＦＥ
ＴＱ１２〜Ｑ１４のいずれも非導通となるので、接点Ｎ
ｉｌのレベルはハイレベルとなる。すなわち、該デコー
ダ回路は入力信号ＡＯ−Ａ２の状態に応じた論理状態の
みを取る。従って従来のデコーダ回路（ｄ、メモリ全体
として選択された１つだけが出力を生ずるものであり、
その用途において限定されたものであった。
本発明の目的は、一度に多くのメモリセルを選択状ｊＩ
規とせしめる機能を有するデコーダ回路全提供すること
にある。
規とせしめる機能を有するデコーダ回路全提供すること
にある。
本発明によれば負荷素子として働（Ｍｉｓル゛ｊＪ Ｔ
と、アドレスバッファ回路の出力信号により制御される
複数の＼１シ列接続されたドライバーとして働（ＭＩ
５ＩＦｉ３Ｔと、その間に直列に接続されたλ４ＪＳト
ゝＥＴにより構成され、該Ｍ ｒ Ｓ Ｆ ＩＢ Ｔの
負荷素子側の接点を出力点とし、かつ該ＭＩＳＩ’ｌ’
：Ｔのゲート端子には、該Ｍ Ｉ Ｓ Ｊ＝’ ｇ ’
Ｉ’を導通あるいは非導通にせしめる制御信号が加えら
れるデコーダ回路が得られる。
と、アドレスバッファ回路の出力信号により制御される
複数の＼１シ列接続されたドライバーとして働（ＭＩ
５ＩＦｉ３Ｔと、その間に直列に接続されたλ４ＪＳト
ゝＥＴにより構成され、該Ｍ ｒ Ｓ Ｆ ＩＢ Ｔの
負荷素子側の接点を出力点とし、かつ該ＭＩＳＩ’ｌ’
：Ｔのゲート端子には、該Ｍ Ｉ Ｓ Ｊ＝’ ｇ ’
Ｉ’を導通あるいは非導通にせしめる制御信号が加えら
れるデコーダ回路が得られる。
次に本発明による一実施例を第２図に示す。第２図は負
荷こして働＜Ｍ１８Ｆ’ｌＢＴと、ドライバーとして働
く３個の並列接続されたＭＴＳＪ＝”ＥＴとその間に直
列接続されたＭＪＳＦＥＴにより構成される。ＭＪＳＦ
Ｌ”、Ｔ Ｑ２１はデプレッションタイプでドレイン
端子は回路の電源Ｖｃｃにゲート及びＶｃｃ端子は共通
に回路の出力である接点Ｎ２１に接続される。ＭＴＳＦ
ＪうＴ Ｑ２１．Ｑ２２．Ｑ２３ｉ４．：ｒ−ンノゝ
ンスメントタイプのｆｖ＋］Ｓｌ！“ＥＴでりり、各ド
レイン端子は共通に接点Ｎ２２に、搾だソース端子は共
通にｆ！：１．ｌ賂の（） Ｎ Ｄにそれぞれ接続され
る。またゲート端子にはアドレスバッファ回路からの入
力信号ＡＯ，Ａｌ、Ａ２が加えられている。またＭＩＳ
ＦＥＴＱ２５はエンノ１ンスメントタイプでドレイン端
子は該接点Ｎ２１に、ソース端子は該接点Ｎ２２に接続
され、ゲート端子には制御信号φ１が入力している。以
下回路動作の説明を行なう。制御信号φ１がハイレベル
でかつ入力信号ＡＯ〜Ａ２の少なくとも一つ以上がノ・
イレベルの場合は、その入力信号が加えられるＭＪＳＦ
［４Ｔ Ｑ２２〜Ｑ２４及びＭ Ｉ ８ Ｆ ＩしＴ
Ｑ２５が導通し、ＭＩ８ＦｇＴ Ｑ２１及びＱ２５．
Ｑ２２〜Ｑ２４のレシオを適切に大きく取ることにより
、接点Ｎ２１の電位を充分低くすることができる。
荷こして働＜Ｍ１８Ｆ’ｌＢＴと、ドライバーとして働
く３個の並列接続されたＭＴＳＪ＝”ＥＴとその間に直
列接続されたＭＪＳＦＥＴにより構成される。ＭＪＳＦ
Ｌ”、Ｔ Ｑ２１はデプレッションタイプでドレイン
端子は回路の電源Ｖｃｃにゲート及びＶｃｃ端子は共通
に回路の出力である接点Ｎ２１に接続される。ＭＴＳＦ
ＪうＴ Ｑ２１．Ｑ２２．Ｑ２３ｉ４．：ｒ−ンノゝ
ンスメントタイプのｆｖ＋］Ｓｌ！“ＥＴでりり、各ド
レイン端子は共通に接点Ｎ２２に、搾だソース端子は共
通にｆ！：１．ｌ賂の（） Ｎ Ｄにそれぞれ接続され
る。またゲート端子にはアドレスバッファ回路からの入
力信号ＡＯ，Ａｌ、Ａ２が加えられている。またＭＩＳ
ＦＥＴＱ２５はエンノ１ンスメントタイプでドレイン端
子は該接点Ｎ２１に、ソース端子は該接点Ｎ２２に接続
され、ゲート端子には制御信号φ１が入力している。以
下回路動作の説明を行なう。制御信号φ１がハイレベル
でかつ入力信号ＡＯ〜Ａ２の少なくとも一つ以上がノ・
イレベルの場合は、その入力信号が加えられるＭＪＳＦ
［４Ｔ Ｑ２２〜Ｑ２４及びＭ Ｉ ８ Ｆ ＩしＴ
Ｑ２５が導通し、ＭＩ８ＦｇＴ Ｑ２１及びＱ２５．
Ｑ２２〜Ｑ２４のレシオを適切に大きく取ることにより
、接点Ｎ２１の電位を充分低くすることができる。
すなわち該デコーダは非選択状態を取る。入力信号ＡＵ
−Ａ２のいずれもローレベルの」易合は、ＭＩＳＦ＋（
’Ｊ’ Ｑ２２〜Ｑ２４のいずれも非導通となるので
ＯＮＤ電流はなくなり接点Ｎ２１はハイレベルとなり該
デコーダ回路は選択状態を取る。すなわち該デコーダ回
路は第１図に示した従来例と同様に入力信号Ａｌ）〜Ａ
２の状態に応じた通常のデコーダ動作を行なう。
−Ａ２のいずれもローレベルの」易合は、ＭＩＳＦ＋（
’Ｊ’ Ｑ２２〜Ｑ２４のいずれも非導通となるので
ＯＮＤ電流はなくなり接点Ｎ２１はハイレベルとなり該
デコーダ回路は選択状態を取る。すなわち該デコーダ回
路は第１図に示した従来例と同様に入力信号Ａｌ）〜Ａ
２の状態に応じた通常のデコーダ動作を行なう。
次に制御信号φ１がローレベルのときを説明する。
このとき、ｌ［５ＦＥＴ Ｑ２５は非導通状態となる
ので、人力信号ＡＯ〜Ａ２の状態にかかわらずＧＮＤ？
「流はなくなり接点Ｎ１のレベルはハイレベルとなシ、
該デコーダ回路は選択状態を取る。以−ヒ説明するよう
に本発明によれば９ｊ１］御信号φ１の状態に応じて通
常のデコーダ動作し、デコーダへの入力信号に依存せず
、デコーダ回路を選択状態とすることができる。
ので、人力信号ＡＯ〜Ａ２の状態にかかわらずＧＮＤ？
「流はなくなり接点Ｎ１のレベルはハイレベルとなシ、
該デコーダ回路は選択状態を取る。以−ヒ説明するよう
に本発明によれば９ｊ１］御信号φ１の状態に応じて通
常のデコーダ動作し、デコーダへの入力信号に依存せず
、デコーダ回路を選択状態とすることができる。
本発明の応用としては、例えば、半導体メモリ等におい
て、デコーダを全部ノ３ｇ択状列状態ることによシ、メ
モリセルを全て活１／４−化状態とし、一度に全メモリ
セルへ１あるいはＯのバンクグランドを杏き込み可能な
回ｊ付Ｉなどに応用さ１しる。
て、デコーダを全部ノ３ｇ択状列状態ることによシ、メ
モリセルを全て活１／４−化状態とし、一度に全メモリ
セルへ１あるいはＯのバンクグランドを杏き込み可能な
回ｊ付Ｉなどに応用さ１しる。
第３図に１ｆｎ単な応用１す」路を一１夕１」とし７て
示す。第３図はスタテック型メモリセルを准するメモリ
回路のセル、デコーダ及び若干の−Ｃの周辺回路より成
る部分である。同図は、４×４のメ士すセル全持りた回
路金示している。同図において、Ｄ３１〜Ｄ３４は本発
明によるＸデコーダを１〜Ｍ３１〜ＡＭ３４は該Ｘデコ
ーダの出力暗点Ｎ３１〜Ｎ３４の電位を増幅し、ワード
ライン１〈〜へパ１〜Ｎ〜′４忙高速に、駆動する為の
Ｍ幅器を示す。へ・Ｉ Ｃ＆１：メモリセルを表わす。
示す。第３図はスタテック型メモリセルを准するメモリ
回路のセル、デコーダ及び若干の−Ｃの周辺回路より成
る部分である。同図は、４×４のメ士すセル全持りた回
路金示している。同図において、Ｄ３１〜Ｄ３４は本発
明によるＸデコーダを１〜Ｍ３１〜ＡＭ３４は該Ｘデコ
ーダの出力暗点Ｎ３１〜Ｎ３４の電位を増幅し、ワード
ライン１〈〜へパ１〜Ｎ〜′４忙高速に、駆動する為の
Ｍ幅器を示す。へ・Ｉ Ｃ＆１：メモリセルを表わす。
」）０〜ｉ） ３ 、 Ｄ ＯＢ〜Ｄ ：３ Ｂはディ
ジットラインを、］）Ｂ、ＩＪＢＢは共通のデータバス
を衣わし、書き込み回路及び１洸み出し回路に接ｇｒ、
芒れる。ディジットラインとデータバスＱま、カラム選
択用のスイッチングＭＩＳ１→’ＥＴを介して接続され
る。
ジットラインを、］）Ｂ、ＩＪＢＢは共通のデータバス
を衣わし、書き込み回路及び１洸み出し回路に接ｇｒ、
芒れる。ディジットラインとデータバスＱま、カラム選
択用のスイッチングＭＩＳ１→’ＥＴを介して接続され
る。
ＡＯＡ、ＡＯＢ、ＡＩＡ、ＡＩＢはアドレスバッファ回
路の出力信号で該Ｘデコーダの人力信号となっている。
路の出力信号で該Ｘデコーダの人力信号となっている。
まだＡＯＡ、、ＡＯＢ及びＡＩＡ、、ＡＩＢは互いに相
１１１１１ｇ号である。φ１はデコーダの制御信号であ
る。またＹ１〜Ｙ３はＸデコーダの出力信−号であり、
Ｘデコーダは図示されていないが、Ｘデコーダ及びその
増幅器と同様に構成される。紀３図を用いて動作をｆｆ
０￥Ｌｖｃ説明する。制御信号φ１がハイレベルのとき
は、辿常のメモリ動作を行なう。すなわちデコーダ人力
信号の組み台せによシ、一つのＸデコーダ出力及びＸデ
コーダ出力がハイレベルになシその選択された行及び列
上にある一つのメモリセルがアクセスされる。例えばＸ
デコーダにおいて、ＡＯＡ、ＡＩＡがローレベルのとき
（このとき相補信号Ａ、（ＩＢ、ＡＩＬ３はハイレベル
となる）は】）３１のＸデコーダのみが選択されワード
ラインＮＷＩがハイレベルとなる。ＡＯＡ、ＡＩＢがロ
ーレベルのときは、Ｄ３２のＸデコーダのみが選択され
、ワードラインＮＷ２がハイレベルになるといっだ具合
となる。Ｘデコーダについても同様な関係である。よっ
て例えばワードラインＮＷｉとＹデコーダ出力信号Ｙ、
が選択された場合には、それらの交差上にあるメモリセ
ルＭＣ（１）がアクセスされる。
１１１１１ｇ号である。φ１はデコーダの制御信号であ
る。またＹ１〜Ｙ３はＸデコーダの出力信−号であり、
Ｘデコーダは図示されていないが、Ｘデコーダ及びその
増幅器と同様に構成される。紀３図を用いて動作をｆｆ
０￥Ｌｖｃ説明する。制御信号φ１がハイレベルのとき
は、辿常のメモリ動作を行なう。すなわちデコーダ人力
信号の組み台せによシ、一つのＸデコーダ出力及びＸデ
コーダ出力がハイレベルになシその選択された行及び列
上にある一つのメモリセルがアクセスされる。例えばＸ
デコーダにおいて、ＡＯＡ、ＡＩＡがローレベルのとき
（このとき相補信号Ａ、（ＩＢ、ＡＩＬ３はハイレベル
となる）は】）３１のＸデコーダのみが選択されワード
ラインＮＷＩがハイレベルとなる。ＡＯＡ、ＡＩＢがロ
ーレベルのときは、Ｄ３２のＸデコーダのみが選択され
、ワードラインＮＷ２がハイレベルになるといっだ具合
となる。Ｘデコーダについても同様な関係である。よっ
て例えばワードラインＮＷｉとＹデコーダ出力信号Ｙ、
が選択された場合には、それらの交差上にあるメモリセ
ルＭＣ（１）がアクセスされる。
次に制御信号φ１がローレベルとなると第２図において
説明したように、デコーダは全て選択状態となる。すな
わちワードラインＮＷＩ〜ＮＷ４は全てハイレベルとな
る。同様にＹデコーダ出力信号Ｙ０〜Ｙ３の全てがハイ
レベルとなシ、メモリセル全てが選択状態となる。従っ
て例えは岩き込み回路から＃き込み信号をデータバスＤ
Ｂ、ＤＢＢ ？：通じて送れば全セルに１サイクルで０
または１を書き込むことが可能となる。このような機能
ケもったメモリは画像処理のようにバックグランドＣＡ
１１Ｏまたは１）を必要とするような装置に応用できる
。
説明したように、デコーダは全て選択状態となる。すな
わちワードラインＮＷＩ〜ＮＷ４は全てハイレベルとな
る。同様にＹデコーダ出力信号Ｙ０〜Ｙ３の全てがハイ
レベルとなシ、メモリセル全てが選択状態となる。従っ
て例えは岩き込み回路から＃き込み信号をデータバスＤ
Ｂ、ＤＢＢ ？：通じて送れば全セルに１サイクルで０
または１を書き込むことが可能となる。このような機能
ケもったメモリは画像処理のようにバックグランドＣＡ
１１Ｏまたは１）を必要とするような装置に応用できる
。
以上本発明の一実施例について述べたが、本発明は例え
ば第２図において負荷ＭＴＳＦｌｆｌＴ Ｑ２１と電
源Ｖｃｃの間にパワー制御用のスイッチング回路（ＭＩ
ＳＦＥＴ）等をつけることもでき、第２図の実施例に限
定されず、いろいろな付加回路をつけて応用できる。
ば第２図において負荷ＭＴＳＦｌｆｌＴ Ｑ２１と電
源Ｖｃｃの間にパワー制御用のスイッチング回路（ＭＩ
ＳＦＥＴ）等をつけることもでき、第２図の実施例に限
定されず、いろいろな付加回路をつけて応用できる。
以上本発明について、Ｎチャンネル型ＭＩＳＦｇＴを用
いて説明したか、Ｐチャンネル型ＭＩＳＦｇＴを用いて
も、その適用を妨げるものではない。
いて説明したか、Ｐチャンネル型ＭＩＳＦｇＴを用いて
も、その適用を妨げるものではない。
回向のｊγ１ｊ単な説明
第１図は従来のデコーダの一例を示す、第２図は本発明
によるデコーダの一実施例分示す、第３図は本発明によ
るデコーダの応用例分水す。
によるデコーダの一実施例分示す、第３図は本発明によ
るデコーダの応用例分水す。
Ｑｌｌ、Ｑ２１°゛°°°゛デプレッションタイプ１１
１シＴ１ Ｑ１２〜１４，Ｑ２２〜Ｑ２５・・・・・・
エンノ飄ンスメントタイプＭＪ．ＳＦＩ！３Ｔ１Ｎｌｌ
，Ｎ２１，Ｎ２２ 。
１シＴ１ Ｑ１２〜１４，Ｑ２２〜Ｑ２５・・・・・・
エンノ飄ンスメントタイプＭＪ．ＳＦＩ！３Ｔ１Ｎｌｌ
，Ｎ２１，Ｎ２２ 。
Ｎ３１〜Ｎ３４・・・・・・接点、ＮＷＩ〜ＮＷ４・・
・・・・ワードライン、ｌ）Ｂ，Ｉ）ＢＢ・・・・・・
データバス、Ａ．’Ｏ−Ａ２。
・・・・ワードライン、ｌ）Ｂ，Ｉ）ＢＢ・・・・・・
データバス、Ａ．’Ｏ−Ａ２。
Ａ．ＯＡ，Ａ．ＩＡ．、ＡＯＢ，ＡＩＢ，φ１，ＹＯ〜
￥３・・・・・・信号名、Ｊ〕３１〜Ｊ〕３４・・・・
・・Ｘデコーダ、ＡＭ３１〜ＡＭ３４・・・・・・増幅
器，ＭＣ・・・・・・メモリセル、 Ｖｃｃ， ＯＮ．
Ｄ・・・・・・電源及びグランド。
￥３・・・・・・信号名、Ｊ〕３１〜Ｊ〕３４・・・・
・・Ｘデコーダ、ＡＭ３１〜ＡＭ３４・・・・・・増幅
器，ＭＣ・・・・・・メモリセル、 Ｖｃｃ， ＯＮ．
Ｄ・・・・・・電源及びグランド。
％Ｃ
Ａθ、ＡＩ ＡＺ
第 ７図
第 Ｚ 図
Claims (1)
- 負荷諮子としてに直列にＭＩＳＦＥＴが設けられ、この
ＭＩＳＦＥＴのゲート端子に該Ｍ、 Ｔ Ｓ ｉ” Ｉ
Ｎ Ｔを導通あるいは非導通にせしめる制御信号が加え
られていることを特徴とするデコーダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188711A JPS5979487A (ja) | 1982-10-27 | 1982-10-27 | デコ−ダ回路 |
| US06/545,293 US4620116A (en) | 1982-10-27 | 1983-10-25 | Decoder circuit with setting function of an output level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188711A JPS5979487A (ja) | 1982-10-27 | 1982-10-27 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979487A true JPS5979487A (ja) | 1984-05-08 |
Family
ID=16228452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188711A Pending JPS5979487A (ja) | 1982-10-27 | 1982-10-27 | デコ−ダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4620116A (ja) |
| JP (1) | JPS5979487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265794A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶装置のデコ−ダ回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111085A (en) * | 1987-04-29 | 1992-05-05 | Ncr Corporation | Digitally controlled delay circuit |
| US4916336A (en) * | 1987-12-09 | 1990-04-10 | Texas Instruments Incorporated | Column select circuit |
| US4975597A (en) * | 1987-12-09 | 1990-12-04 | Texas Instruments Incorporated | Column select circuit |
| ATE87753T1 (de) * | 1988-02-10 | 1993-04-15 | Siemens Ag | Redundanzdekoder eines integrierten halbleiterspeichers. |
| JP2664927B2 (ja) * | 1988-04-25 | 1997-10-22 | 日本電気株式会社 | 信号発生回路 |
| US4851716A (en) * | 1988-06-09 | 1989-07-25 | National Semiconductor Corporation | Single plane dynamic decoder |
| JP2555165B2 (ja) * | 1988-10-27 | 1996-11-20 | 富士通株式会社 | ナンド回路 |
| JPH02166826A (ja) * | 1988-12-20 | 1990-06-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| EP0395213A3 (en) * | 1989-04-26 | 1991-07-24 | Advanced Micro Devices, Inc. | Decoder |
| JPH06231578A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | ダイナミック型デコーダ |
| US5457404A (en) * | 1993-09-08 | 1995-10-10 | Advanced Micro Devices, Inc. | Zero-power OR gate |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3706975A (en) * | 1970-10-09 | 1972-12-19 | Texas Instruments Inc | High speed mos random access memory |
| US4021781A (en) * | 1974-11-19 | 1977-05-03 | Texas Instruments Incorporated | Virtual ground read-only-memory for electronic calculator or digital processor |
| JPS53117341A (en) * | 1977-03-24 | 1978-10-13 | Toshiba Corp | Semiconductor memory |
| JPS6023432B2 (ja) * | 1977-12-09 | 1985-06-07 | 株式会社日立製作所 | Ｍｏｓメモリ |
| US4503341A (en) * | 1983-08-31 | 1985-03-05 | Texas Instruments Incorporated | Power-down inverter circuit |
-
1982
- 1982-10-27 JP JP57188711A patent/JPS5979487A/ja active Pending
-
1983
- 1983-10-25 US US06/545,293 patent/US4620116A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265794A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶装置のデコ−ダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4620116A (en) | 1986-10-28 |
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