JP2664927B2 - 信号発生回路 - Google Patents
信号発生回路Info
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- JP2664927B2 JP2664927B2 JP63101809A JP10180988A JP2664927B2 JP 2664927 B2 JP2664927 B2 JP 2664927B2 JP 63101809 A JP63101809 A JP 63101809A JP 10180988 A JP10180988 A JP 10180988A JP 2664927 B2 JP2664927 B2 JP 2664927B2
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- effect transistor
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置の周辺回路で使用される信
号発生回路に関する。
号発生回路に関する。
［従来の技術］ 従来の信号発生回路の例を第２−ａ図に示す。第２−
ｂ図はその内部波形の動きを示す。信号φ０（オーバー
バー）が外部入力信号である。信号φ１は外部入力信号
φ０（オーバーバー）が低レベルになることによりワン
ショットで高レベルになる信号である。信号φ１が高レ
ベルに立ち上がると、トランジスタQ21がオンになり出
力信号φOUTは高レベルとなる。このときトランジスタQ
23は信号φ０（オーバーバー）が低レベルであるのでオ
フしている。次にワンショット信号φ１が低レベルにな
った場合でも、外部入力信号φ０（オーバーバー）が低
レベルのためトランジスタQ23はオフしており、出力信
号φOUTは高レベルの状態を保っている。外部入力信号
φ０（オーバーバー）がリセットして高レベルになった
ときトランジスタQ23はオンするため出力信号φOUTを引
き抜き、信号φOUTは低レベルになる。
ｂ図はその内部波形の動きを示す。信号φ０（オーバー
バー）が外部入力信号である。信号φ１は外部入力信号
φ０（オーバーバー）が低レベルになることによりワン
ショットで高レベルになる信号である。信号φ１が高レ
ベルに立ち上がると、トランジスタQ21がオンになり出
力信号φOUTは高レベルとなる。このときトランジスタQ
23は信号φ０（オーバーバー）が低レベルであるのでオ
フしている。次にワンショット信号φ１が低レベルにな
った場合でも、外部入力信号φ０（オーバーバー）が低
レベルのためトランジスタQ23はオフしており、出力信
号φOUTは高レベルの状態を保っている。外部入力信号
φ０（オーバーバー）がリセットして高レベルになった
ときトランジスタQ23はオンするため出力信号φOUTを引
き抜き、信号φOUTは低レベルになる。
［発明が解決しようとする問題点］ 上述した従来の信号発生回路では活性化時（外部入力
信号φ０（オーバーバー）が低レベル）で、しかもワン
ショットの信号φ１が低レベルになったときに、接地
（GND）レベルがノイズなどによりマイナス方向にレベ
ルが下がったとする。即ち、もし接地レベル落込みがト
ランジスタQ23のしきい値VTを越えた場合には、出力信
号φOUTのレベルは引き抜かれてしまうという欠点があ
る。
信号φ０（オーバーバー）が低レベル）で、しかもワン
ショットの信号φ１が低レベルになったときに、接地
（GND）レベルがノイズなどによりマイナス方向にレベ
ルが下がったとする。即ち、もし接地レベル落込みがト
ランジスタQ23のしきい値VTを越えた場合には、出力信
号φOUTのレベルは引き抜かれてしまうという欠点があ
る。
［発明の従来技術に対する相違点］ 上述した従来の信号発生回路に対し本発明は第１−ａ
図に示されるように出力信号φOUTとφOUTを引き抜くト
ランジスタQ13の間にトランジスタQ12を追加し、トラン
ジスタQ12の入力信号φ２を活性化時のある時間帯のみ
低レベルにするリセット回路部を有するという相違点が
ある。
図に示されるように出力信号φOUTとφOUTを引き抜くト
ランジスタQ13の間にトランジスタQ12を追加し、トラン
ジスタQ12の入力信号φ２を活性化時のある時間帯のみ
低レベルにするリセット回路部を有するという相違点が
ある。
［問題点を解決するための手段］ 本発明の要旨は、ドレイン電極を電源電位にソース電
極を出力接点にそれぞれ接続した第１電界効果トランジ
スタ（Q11）と、 ドレイン電極を前記出力接点にソース電極を第１接点
（N1）にゲート電極をリセット回路部の出力信号（φ
２）にそれぞれ接続した第２の電界効果トランジスタ
（Q12）と、 ドレイン電極を前記第１接点（N1）にソース電極を接
地電位にゲート電極を外部入力信号にそれぞれ接続した
第３電界効果トランジスタ（Q13）によって構成される
信号発生回路において、 前記第１電界効果トランジスタ（Q11）を導電させる
時間は前記外部入力信号により前記第３電界効果トラン
ジスタ（Q13）を非導電状態にする時間の１部の時間帯
に限られ、前記リセット回路部により前記第２電界効果
トランジスタ（Q12）を非導通にする時間は前記時間帯
の終了前から前記第３電界効果トランジスタ（Q13）が
導通状態となる以前の時刻までに限られることを特徴と
する信号発生回路である。
極を出力接点にそれぞれ接続した第１電界効果トランジ
スタ（Q11）と、 ドレイン電極を前記出力接点にソース電極を第１接点
（N1）にゲート電極をリセット回路部の出力信号（φ
２）にそれぞれ接続した第２の電界効果トランジスタ
（Q12）と、 ドレイン電極を前記第１接点（N1）にソース電極を接
地電位にゲート電極を外部入力信号にそれぞれ接続した
第３電界効果トランジスタ（Q13）によって構成される
信号発生回路において、 前記第１電界効果トランジスタ（Q11）を導電させる
時間は前記外部入力信号により前記第３電界効果トラン
ジスタ（Q13）を非導電状態にする時間の１部の時間帯
に限られ、前記リセット回路部により前記第２電界効果
トランジスタ（Q12）を非導通にする時間は前記時間帯
の終了前から前記第３電界効果トランジスタ（Q13）が
導通状態となる以前の時刻までに限られることを特徴と
する信号発生回路である。
［実施例］ 第１−ａ図は本発明の一実施例を示す回路図であり、
第１−ｂ図はその動作を示す波形図である。外部信号φ
０（オーバーバー）はTTLレベルの信号であり、信号φ
０（オーバーバー）が低レベルになることにより、信号
φ１がワンショットで高レベルになる。外部信号φ０
（オーバーバー）が低レベルになり、信号φ１が高レベ
ルに立ち上がると、トランジスタQ11がオンになり、出
力信号φOUTは高レベルとなる。この時トランジスタQ12
はリセット回路部の信号φ２が高レベルのためオンして
おり、また、トランジスタQ13は外部入力信号φ０（オ
ーバーバー）が低レベルであるのでオフしている。よっ
て出力信号φOUTは高レベルの状態である。つぎにワン
ショット信号φ１が低レベルになった場合、リセット回
路部の出力信号φ２が低レベルになる、また外部入力信
号φ０（オーバーバー）が低レベルになっているため、
トランジスタQ12及びQ13はオフしており、出力信号φOU
Tは高レベルの状態を保っている。
第１−ｂ図はその動作を示す波形図である。外部信号φ
０（オーバーバー）はTTLレベルの信号であり、信号φ
０（オーバーバー）が低レベルになることにより、信号
φ１がワンショットで高レベルになる。外部信号φ０
（オーバーバー）が低レベルになり、信号φ１が高レベ
ルに立ち上がると、トランジスタQ11がオンになり、出
力信号φOUTは高レベルとなる。この時トランジスタQ12
はリセット回路部の信号φ２が高レベルのためオンして
おり、また、トランジスタQ13は外部入力信号φ０（オ
ーバーバー）が低レベルであるのでオフしている。よっ
て出力信号φOUTは高レベルの状態である。つぎにワン
ショット信号φ１が低レベルになった場合、リセット回
路部の出力信号φ２が低レベルになる、また外部入力信
号φ０（オーバーバー）が低レベルになっているため、
トランジスタQ12及びQ13はオフしており、出力信号φOU
Tは高レベルの状態を保っている。
外部入力信号φ０（オーバーバー）がリセットして高
レベルになったとき、すでにリセット信号は高レベルに
なっており、トランジスタQ12、Q13はオンするため出力
信号φOUTを引き抜きφOUTは低レベルになる。リセット
回路部の出力信号φ２は内部のノイズなどにて接地レベ
ルがマイナスに引き落とされる時間帯のみ低レベルの状
態になっているように遅延された信号のため、ワンショ
ット信号φ１が低レベルの時に接地レベルがマイナスに
引き落とされ、トランジスタQ13のしきい値VTを越えて
トランジスタQ13がオンしたときでも、トランジスタQ12
がオフしているため、出力信号φOUTを引き抜いてしま
うという危険がなくなる。また第３−ａ図及び第３−ｂ
図はリセット回路部内の論理回路をそれぞれ示す回路図
であり、内部波形は第１−ｂ図に示されたものと同じで
ある。
レベルになったとき、すでにリセット信号は高レベルに
なっており、トランジスタQ12、Q13はオンするため出力
信号φOUTを引き抜きφOUTは低レベルになる。リセット
回路部の出力信号φ２は内部のノイズなどにて接地レベ
ルがマイナスに引き落とされる時間帯のみ低レベルの状
態になっているように遅延された信号のため、ワンショ
ット信号φ１が低レベルの時に接地レベルがマイナスに
引き落とされ、トランジスタQ13のしきい値VTを越えて
トランジスタQ13がオンしたときでも、トランジスタQ12
がオフしているため、出力信号φOUTを引き抜いてしま
うという危険がなくなる。また第３−ａ図及び第３−ｂ
図はリセット回路部内の論理回路をそれぞれ示す回路図
であり、内部波形は第１−ｂ図に示されたものと同じで
ある。
［発明の効果］ 以上説明したように本発明では出力信号φOUTと、出
力信号φOUTを引き抜くトランジスタQ13の間にトランジ
スタQ12を追加し、トランジスタQ12の入力信号φ２を活
性化時のある時間帯のみ低レベルにすることにより、ト
ランジスタQ12をオフにし、引き抜き用トランジスタを
出力信号φOUTから切り離すことにより、活性化時のノ
イズにより出力信号φOUTの出力レベルが引き抜かれる
ことを防止できる効果がある。
力信号φOUTを引き抜くトランジスタQ13の間にトランジ
スタQ12を追加し、トランジスタQ12の入力信号φ２を活
性化時のある時間帯のみ低レベルにすることにより、ト
ランジスタQ12をオフにし、引き抜き用トランジスタを
出力信号φOUTから切り離すことにより、活性化時のノ
イズにより出力信号φOUTの出力レベルが引き抜かれる
ことを防止できる効果がある。
第１−ａ図は本発明の一実施例に係る信号発生回路の構
成を示す回路図、第１−ｂ図はその内部波形を示す波形
図、第２−ａ図は従来の信号発生回路の構成を示す回路
図、第２−ｂ図はその内部波形を示す波形図、第３−ａ
図、第３−ｂ図はリセット回路論理構成をそれぞれ示す
回路図である。 Q11,Q12, Q13,Q21,Q23……トランジスタ、 φ０（オーバーバー）……外部入力信号（TTLレベルの
信号） φ１……φ０（オーバーバー）が低レベルになるとワン
ショットで高レベルになる内部信号、 φ２……リセット回路部の出力信号、 φOUT……信号発生回路の出力信号、 GND……接地レベル。
成を示す回路図、第１−ｂ図はその内部波形を示す波形
図、第２−ａ図は従来の信号発生回路の構成を示す回路
図、第２−ｂ図はその内部波形を示す波形図、第３−ａ
図、第３−ｂ図はリセット回路論理構成をそれぞれ示す
回路図である。 Q11,Q12, Q13,Q21,Q23……トランジスタ、 φ０（オーバーバー）……外部入力信号（TTLレベルの
信号） φ１……φ０（オーバーバー）が低レベルになるとワン
ショットで高レベルになる内部信号、 φ２……リセット回路部の出力信号、 φOUT……信号発生回路の出力信号、 GND……接地レベル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0944 Ｈ０３Ｋ 19/094 Ａ
Claims (1)
- 【請求項１】ドレイン電極を電源電位にソース電極を出
力接点にそれぞれ接続した第１電界効果トランジスタ
（Q11）と、 ドレイン電極を前記出力接点にソース電極を第１接点
（N1）にゲート電極をリセット回路部の出力信号（φ
２）にそれぞれ接続した第２電界効果トランジスタ（Q1
2）と、 ドレイン電極を前記第１接点（N1）にソース電極を接地
電位にゲート電極を外部入力信号にそれぞれ接続した第
３電界効果トランジスタ（Q13）によって構成される信
号発生回路において、 前記第１電界効果トランジスタ（Q11）を導電させる時
間は前記外部入力信号により前記第３電界効果トランジ
スタ（Q13）を非導電状態にする時間の１部の時間帯に
限られ、前記リセット回路部により前記第２電界効果ト
ランジスタ（Q12）を非導通にする時間は前記時間帯の
終了前から前記第３電界効果トランジスタ（Q13）が導
通状態となる以前の時刻までに限られることを特徴とす
る信号発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101809A JP2664927B2 (ja) | 1988-04-25 | 1988-04-25 | 信号発生回路 |
| US07/342,066 US5008567A (en) | 1988-04-25 | 1989-04-24 | Signal generating circuit free from malfunction based on noise |
| DE68916475T DE68916475T2 (de) | 1988-04-25 | 1989-04-25 | Störungsfreie Signalerzeugungsschaltung. |
| EP89107494A EP0339587B1 (en) | 1988-04-25 | 1989-04-25 | Signal generating circuit free from malfunction based on noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101809A JP2664927B2 (ja) | 1988-04-25 | 1988-04-25 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272314A JPH01272314A (ja) | 1989-10-31 |
| JP2664927B2 true JP2664927B2 (ja) | 1997-10-22 |
Family
ID=14310462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101809A Expired - Lifetime JP2664927B2 (ja) | 1988-04-25 | 1988-04-25 | 信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5008567A (ja) |
| EP (1) | EP0339587B1 (ja) |
| JP (1) | JP2664927B2 (ja) |
| DE (1) | DE68916475T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1266376B1 (it) * | 1993-05-31 | 1996-12-27 | Merloni Antonio Spa | Perfezionamento nei sistemi di pilotaggio degli inverter elettronici. |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277569A (en) * | 1975-12-23 | 1977-06-30 | Mitsubishi Electric Corp | Logical circuit |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS56122526A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5879338A (ja) * | 1981-11-05 | 1983-05-13 | Toshiba Corp | 論理回路 |
| US4565934A (en) * | 1982-03-01 | 1986-01-21 | Texas Instruments Incorporated | Dynamic clocking system using six clocks to achieve six delays |
| NL8203148A (nl) * | 1982-08-10 | 1984-03-01 | Philips Nv | Geintegreerde logische schakeling met snelle aftastbesturing. |
| JPS5979487A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | デコ−ダ回路 |
| JPS6182528A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体集積回路のレベル検知回路 |
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| JPS62145921A (ja) * | 1985-12-19 | 1987-06-30 | Mitsubishi Electric Corp | 論理回路 |
| US4694197A (en) * | 1986-01-06 | 1987-09-15 | Rca Corporation | Control signal generator |
| JPS6256018A (ja) * | 1986-07-23 | 1987-03-11 | Hitachi Ltd | 相補型半導体集積回路 |
-
1988
- 1988-04-25 JP JP63101809A patent/JP2664927B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-24 US US07/342,066 patent/US5008567A/en not_active Expired - Fee Related
- 1989-04-25 DE DE68916475T patent/DE68916475T2/de not_active Expired - Fee Related
- 1989-04-25 EP EP89107494A patent/EP0339587B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5008567A (en) | 1991-04-16 |
| DE68916475T2 (de) | 1995-02-09 |
| DE68916475D1 (de) | 1994-08-04 |
| EP0339587A2 (en) | 1989-11-02 |
| EP0339587A3 (en) | 1990-01-17 |
| JPH01272314A (ja) | 1989-10-31 |
| EP0339587B1 (en) | 1994-06-29 |
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