JPS62145921A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS62145921A JPS62145921A JP60288148A JP28814885A JPS62145921A JP S62145921 A JPS62145921 A JP S62145921A JP 60288148 A JP60288148 A JP 60288148A JP 28814885 A JP28814885 A JP 28814885A JP S62145921 A JPS62145921 A JP S62145921A
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- JP
- Japan
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- logic circuit
- voltage
- logic
- threshold voltage
- inverter
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路に係り、特に同期活号を用いたプ
リチャージ方式の多入力論理回路とにおける応答の高速
化、高集積化に関するものである。
リチャージ方式の多入力論理回路とにおける応答の高速
化、高集積化に関するものである。
従来の第１．第２の論理回路を含めた多入力論理回路の
一例として、ＣＭＯＳトランジスタで構成した場合を例
にとって説明する。
一例として、ＣＭＯＳトランジスタで構成した場合を例
にとって説明する。
前記論理回路は第１図に示すような多大力ＮＡＮＤ回路
とインバータで構成され、図中（２）は多入力信号を受
けるＮチャネル（以下Ｎｃｈという）トランジスタ列で
あり、図中（１） Ｉｔ同期クりック慣号によりプリチ
ャージを行うＰｃｈ トランジスタであり、よた図中（
３）は同筋クロックｈ号によりディスチャージを行うＮ
ｃｈ トランジスタである。自１己ＮＡＮＤ回路の出力
を図中（４）のインバータを介してＶ ｏｕｔとして出
力する。
とインバータで構成され、図中（２）は多入力信号を受
けるＮチャネル（以下Ｎｃｈという）トランジスタ列で
あり、図中（１） Ｉｔ同期クりック慣号によりプリチ
ャージを行うＰｃｈ トランジスタであり、よた図中（
３）は同筋クロックｈ号によりディスチャージを行うＮ
ｃｈ トランジスタである。自１己ＮＡＮＤ回路の出力
を図中（４）のインバータを介してＶ ｏｕｔとして出
力する。
次に、この第１図の従来回路の動作に・ついて説明する
。第１図で同期クロック層号φ＝１の立りりから入力１
号Ｓ６−５ｎが確定しはじめ、ｌクロック間その値が定
電る。同期クロック層号がφ＝１の期間においてはＰｃ
ｈトランジスタ（１）はＯＮ ＬＮｃｈトランジスタ（
３ンがＯＦＦ Ｌ、ている。そのため接続点ＡはＰｃｈ
トランジスタ（υからの電流によりｉｔ源屯電圧ＣＣ
にプリチャージさｎ１次にインバータ（４）により反転
されＶｏｕｔとして１０′が出力される。。
。第１図で同期クロック層号φ＝１の立りりから入力１
号Ｓ６−５ｎが確定しはじめ、ｌクロック間その値が定
電る。同期クロック層号がφ＝１の期間においてはＰｃ
ｈトランジスタ（１）はＯＮ ＬＮｃｈトランジスタ（
３ンがＯＦＦ Ｌ、ている。そのため接続点ＡはＰｃｈ
トランジスタ（υからの電流によりｉｔ源屯電圧ＣＣ
にプリチャージさｎ１次にインバータ（４）により反転
されＶｏｕｔとして１０′が出力される。。
次に同期クロック＠号−＝０になり、かつ入力１ａ号５
ｏ−５ｎの論理が成立しない場合ＰＣｈトランジスタ（
わがＯＦＦになり、接続点Ａは先の同期クロック信号φ
＝１ の期間に電踪ｍ圧ＶＣＣにプリチャージされた電
圧を保持する。また、同期クロック随号がｊ＝ｏでかつ
入力信＠ Ｓｏ −Ｓｎの論理が成立した場合には、叛
続点Ａはディスチャージされ、インバータ（４）により
Ｖｏｕｔ として１′が出力さｎる。この時のインバ
ータ（４）の閾値電圧はｖ（ｈ＝ｉ／２ Ｖｃｃとして
設計される・ このような調理回路を一般にドミノ回路と呼ぶ１゜〔発
明が解決しようとしている問題点〕従来の論理回路にお
いて１ユ、以とのようしＣその閾値電圧がＶｔｈ ＝
１／２ Ｖｃｃに設計さｔＬでおり、高込動作を行った
り、 Ｎｃｈ ）ランジスタ列（２）の￥ｉ数が増加し
た場合、ディスチャージの時間か長くなり、同期クロツ
クハ弓に追従し一：ｒ ＜ ｑる。そこで従来はＮｃｈ
）ランジスタタｕ （２１のチャネルサイズを大きく
−ｆること（こよりと６己の問題点を解決していたが、
パターンサイズが大きく・・よるため高集積化に適さな
いという問題点かめ・つた。
ｏ−５ｎの論理が成立しない場合ＰＣｈトランジスタ（
わがＯＦＦになり、接続点Ａは先の同期クロック信号φ
＝１ の期間に電踪ｍ圧ＶＣＣにプリチャージされた電
圧を保持する。また、同期クロック随号がｊ＝ｏでかつ
入力信＠ Ｓｏ −Ｓｎの論理が成立した場合には、叛
続点Ａはディスチャージされ、インバータ（４）により
Ｖｏｕｔ として１′が出力さｎる。この時のインバ
ータ（４）の閾値電圧はｖ（ｈ＝ｉ／２ Ｖｃｃとして
設計される・ このような調理回路を一般にドミノ回路と呼ぶ１゜〔発
明が解決しようとしている問題点〕従来の論理回路にお
いて１ユ、以とのようしＣその閾値電圧がＶｔｈ ＝
１／２ Ｖｃｃに設計さｔＬでおり、高込動作を行った
り、 Ｎｃｈ ）ランジスタ列（２）の￥ｉ数が増加し
た場合、ディスチャージの時間か長くなり、同期クロツ
クハ弓に追従し一：ｒ ＜ ｑる。そこで従来はＮｃｈ
）ランジスタタｕ （２１のチャネルサイズを大きく
−ｆること（こよりと６己の問題点を解決していたが、
パターンサイズが大きく・・よるため高集積化に適さな
いという問題点かめ・つた。
この発明はと紀のような問題点を同時に解決するために
我さｎたもので、トランジスタのパターンサイズを大き
くすることなく高速動作が可能であると共に、Ｎｃｈ
トランジスタの多段化が可能な論理回路を得ることを目
的とする。
我さｎたもので、トランジスタのパターンサイズを大き
くすることなく高速動作が可能であると共に、Ｎｃｈ
トランジスタの多段化が可能な論理回路を得ることを目
的とする。
この発明に係る論理回路は、第１の論理回路の出力信号
を受ける第２の論理回路の閾（ｌ［ｉＬ亀圧ｖｔｈを１
／２ Ｖｃｃ除く値に一定したものである。
を受ける第２の論理回路の閾（ｌ［ｉＬ亀圧ｖｔｈを１
／２ Ｖｃｃ除く値に一定したものである。
この発明における、１ｉａ２の論理回路は第１の論＊（
言号の出力′１′から％０′までの変化に敏感に応答す
るようになる。
言号の出力′１′から％０′までの変化に敏感に応答す
るようになる。
以下、この発明の一実施例について第１図により説明す
る。インバータ（４）は、不純物の注入型や、トランジ
スタのチャネルサイズを変えることをこより、その閾値
電圧を笈える。ここではＬ／２ Ｖｃｃを越えるように
設定する。
る。インバータ（４）は、不純物の注入型や、トランジ
スタのチャネルサイズを変えることをこより、その閾値
電圧を笈える。ここではＬ／２ Ｖｃｃを越えるように
設定する。
Ｌ把インバータ（４）の閾（直電圧’ｐ： １／２ Ｖ
ｃｃを越えた短に設定することνこより、同期信号６＝
１ から６＝０に変化する時しＣ１入力１言号Ｓ０〜Ｓ
ｎの論理が成立した場合、プリチャージされていた接続
点Ａの電圧１ユ、Ｎｃｈｈランジスタ列（２）でディス
チャージされ１＃から′０１に変化するのだが、前記イ
ンバータ（４）の閾値ｉ４を圧が１／２ Ｖｃｃより尚
いため、接続点Ａの電圧が１／２ Ｖｃｃに下がる以前
に応答し、出力はＶｏｕｔ＝１となる。・つまり、ＮＣ
ｈトランジスタ列ｔ２Ｊのパターンサイズを大きくしな
くとも高速動作が可能となる。
ｃｃを越えた短に設定することνこより、同期信号６＝
１ から６＝０に変化する時しＣ１入力１言号Ｓ０〜Ｓ
ｎの論理が成立した場合、プリチャージされていた接続
点Ａの電圧１ユ、Ｎｃｈｈランジスタ列（２）でディス
チャージされ１＃から′０１に変化するのだが、前記イ
ンバータ（４）の閾値ｉ４を圧が１／２ Ｖｃｃより尚
いため、接続点Ａの電圧が１／２ Ｖｃｃに下がる以前
に応答し、出力はＶｏｕｔ＝１となる。・つまり、ＮＣ
ｈトランジスタ列ｔ２Ｊのパターンサイズを大きくしな
くとも高速動作が可能となる。
上記論理回路において１ユ、プリチャージしておき、デ
ィスチャージする時に論理を判定するために閾値電圧を
１／２ Ｖｃｃより高く一定したが、逆の場合、つ土リ
チャージアップする時に論理を判定する場合は高速応答
を実現するため閾値電圧を１／２ Ｖｃｃより低く設定
する。
ィスチャージする時に論理を判定するために閾値電圧を
１／２ Ｖｃｃより高く一定したが、逆の場合、つ土リ
チャージアップする時に論理を判定する場合は高速応答
を実現するため閾値電圧を１／２ Ｖｃｃより低く設定
する。
以上のようＶＣｌこの発明ｋｎよれば、第１の論理回路
の出力を受ける第２の論理回路の閾値電圧を１／２ Ｖ
ｃｃを除く値に設定したため、第１の論理回路を含め、
高速動作か・り高集積化が実現される。
の出力を受ける第２の論理回路の閾値電圧を１／２ Ｖ
ｃｃを除く値に設定したため、第１の論理回路を含め、
高速動作か・り高集積化が実現される。
図は、この発明の一実施例（こなる論理回路を示す。
（１）はＰｃｈ）ランジスタ、（２２〜（３）はＮｃｈ
トランジスタ、（４）はインバータである。 代堆人 大岩増雄 １：Ｐｃｈ）ランジスタ ２ ： Ｎｃｈ ）ラシジスタ列 Δ：ＮＡＮＤ回路２の出〃
トランジスタ、（４）はインバータである。 代堆人 大岩増雄 １：Ｐｃｈ）ランジスタ ２ ： Ｎｃｈ ）ラシジスタ列 Δ：ＮＡＮＤ回路２の出〃
Claims (3)
- （１）ＭＯＳトランジスタにより構成される基本クロッ
ク信号に同期して、電源電圧（以下Ｖｃｃ）にプリチャ
ージする方式で、かつ多入力信号をゲート信号として受
ける前記ＭＯＳトランジスタが直列に少くとも２段以上
接続される第１の論理回路と、前記第１の論理回路の出
力信号を受ける第２の論理回路を備えたものにおいて、
前記第２の論理回路の閾値電圧を１／２Ｖｃｃを除く値
にすることを特徴とする論理回路。 - （２）論理回路を半導体集積回路上で構成する際、第１
の論理回路の出力信号を受ける論理回路のトランジスタ
のチャネルサイズを変えるか、もしくは不純物の注入量
を変化させることにより第２論理回路の閾値転圧を変化
することを特徴とする特許請求の範囲第１項記載の論理
回路。 - （３）プリチャージは第２の論理回路の入力部に存在す
る寄生容量を利用することを特徴とする特許請求の範囲
第１項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288148A JPS62145921A (ja) | 1985-12-19 | 1985-12-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288148A JPS62145921A (ja) | 1985-12-19 | 1985-12-19 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145921A true JPS62145921A (ja) | 1987-06-30 |
Family
ID=17726424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288148A Pending JPS62145921A (ja) | 1985-12-19 | 1985-12-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008567A (en) * | 1988-04-25 | 1991-04-16 | Nec Corporation | Signal generating circuit free from malfunction based on noise |
| JPH04326814A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 論理回路 |
-
1985
- 1985-12-19 JP JP60288148A patent/JPS62145921A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008567A (en) * | 1988-04-25 | 1991-04-16 | Nec Corporation | Signal generating circuit free from malfunction based on noise |
| JPH04326814A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 論理回路 |
| JP2566067B2 (ja) * | 1991-04-26 | 1996-12-25 | 株式会社東芝 | 論理回路 |
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