JPS6275828A - キ−回路 - Google Patents
キ−回路Info
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- JPS6275828A JPS6275828A JP60216700A JP21670085A JPS6275828A JP S6275828 A JPS6275828 A JP S6275828A JP 60216700 A JP60216700 A JP 60216700A JP 21670085 A JP21670085 A JP 21670085A JP S6275828 A JPS6275828 A JP S6275828A
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- circuit
- signal
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- 238000001514 detection method Methods 0.000 claims description 3
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- 238000010586 diagram Methods 0.000 description 7
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- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Input From Keyboards Or The Like (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はキースイッチを備えた電子式小形計算機など
で使用される半導体集積回路のキー回路に係り、特に消
費電力が問題となるような低消費電力用’ｌ積回路及び
キースイッチのオン抵抗や負荷容量の大きさが問題とな
るようなｉ積回路に内蔵されるキー回路に関する。
で使用される半導体集積回路のキー回路に係り、特に消
費電力が問題となるような低消費電力用’ｌ積回路及び
キースイッチのオン抵抗や負荷容量の大きさが問題とな
るようなｉ積回路に内蔵されるキー回路に関する。
［発明の技術的背晴とその問題貞１
大規模集積回路の腎達に伴い、電子式小形計ｎ機や電子
式時計などはＣ〜＋０３１苫造、持にりＯツク同期式の
Ｃ２ＭＯ８ＩＭ造の集積回路を１′ぜ用することにより
消費心力が演算中、表示中を問わず数μへ程度に押えら
れ、これによりｍ源供給手段として太陽電池が使用でき
るものが出世している。
式時計などはＣ〜＋０３１苫造、持にりＯツク同期式の
Ｃ２ＭＯ８ＩＭ造の集積回路を１′ぜ用することにより
消費心力が演算中、表示中を問わず数μへ程度に押えら
れ、これによりｍ源供給手段として太陽電池が使用でき
るものが出世している。
この様な集積回路において、キー信号の読込みはＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯ８ｌ−ランジ
スタのレシオ差による判別より行なうようにしているの
で、使用するパルス信号のデユーテイ−などを考慮しな
ければややもすれば口過電流により電源供給能力が決定
されることになる。
ネルＭＯＳトランジスタとＮチャネルＭＯ８ｌ−ランジ
スタのレシオ差による判別より行なうようにしているの
で、使用するパルス信号のデユーテイ−などを考慮しな
ければややもすれば口過電流により電源供給能力が決定
されることになる。
第５図は従来のキー回路の構成を示す回路図である。こ
のキー回路では、１６列接続された２個のバイナリカウ
ンタ１１．１２で基準パルス信号Ｐが力ラン１へされる
ことにより２種類の信号Ｑ１．Ｑ２が発生される。この
信号Ｑ１、Ｑ２はデコーダ１３に供給され、このデコー
ダ１３から時分に１信号Ｄ１ないしＤ４が出力される。
のキー回路では、１６列接続された２個のバイナリカウ
ンタ１１．１２で基準パルス信号Ｐが力ラン１へされる
ことにより２種類の信号Ｑ１．Ｑ２が発生される。この
信号Ｑ１、Ｑ２はデコーダ１３に供給され、このデコー
ダ１３から時分に１信号Ｄ１ないしＤ４が出力される。
これらの時分割信号ＤコないしＤ４はインバータ１４な
いし１７それぞれを介して、電ｇＡＶＤＤと基準電位Ｖ
ｓｓとの間にＰチャネルＭｏＳトランジスタ１８ないし
２１それぞれ伎びＮチャネルＭＯＳトランジスタ２２な
いし２５それぞれを直ケ」に挿入し、かつＰチャネル、
Ｎチセネル＼・＋ｏｓ トランジスタのゲートを共通接
続して構成されるバッファ回路２６ないし２９に入力信
号として供給されている。
いし１７それぞれを介して、電ｇＡＶＤＤと基準電位Ｖ
ｓｓとの間にＰチャネルＭｏＳトランジスタ１８ないし
２１それぞれ伎びＮチャネルＭＯＳトランジスタ２２な
いし２５それぞれを直ケ」に挿入し、かつＰチャネル、
Ｎチセネル＼・＋ｏｓ トランジスタのゲートを共通接
続して構成されるバッファ回路２６ないし２９に入力信
号として供給されている。
ト記バッファ回路２６ないし２９の出力信号は出力専用
の外部端子３１及び入出力用の外部端子３２ないし３４
にそれぞれ供給されろ。さらに外部端子として入力専用
の外部端子３５か設けられているっそしてこれらの外部
端子３１ないし３５相互間に（よ例えばタッチスイッチ
形式の１０個のキースイッチ３６が７１〜リクス状に挿
入されているっ 上記インバータ１５．１６．１７それぞれの出力信号で
ある時分割信号Ｄ２、Ｄ３、Ｄ４の反転信号はさらにア
ンドゲート３７に並列に供給される。このアンドグー１
〜３７には上記外部端子３２の信号が供給される。上記
インバータ１６．１７それぞれの出力信号である時分割
信号Ｄ３、Ｄ４の反転信号はさらにアンドゲート３８に
並列に供給される。このアンドゲート３８には上記外部
端子３３の信号が供給される。上記インバータ１７の出
力信号である時分割慣＠Ｄ ４の反転信号はさらにアン
ドゲート３９に供給される。このアンドゲート３９には
上記外部端子３４の信号が供給される。また−上記入力
専用の外部２に子３５と基準電位９Ｂとの間には、ゲー
トがＶｏｏに接続され、常時オン状態にされたＮチャネ
ルＭｏ５ｔ・ランジスタ４０が接続されている。
の外部端子３１及び入出力用の外部端子３２ないし３４
にそれぞれ供給されろ。さらに外部端子として入力専用
の外部端子３５か設けられているっそしてこれらの外部
端子３１ないし３５相互間に（よ例えばタッチスイッチ
形式の１０個のキースイッチ３６が７１〜リクス状に挿
入されているっ 上記インバータ１５．１６．１７それぞれの出力信号で
ある時分割信号Ｄ２、Ｄ３、Ｄ４の反転信号はさらにア
ンドゲート３７に並列に供給される。このアンドグー１
〜３７には上記外部端子３２の信号が供給される。上記
インバータ１６．１７それぞれの出力信号である時分割
信号Ｄ３、Ｄ４の反転信号はさらにアンドゲート３８に
並列に供給される。このアンドゲート３８には上記外部
端子３３の信号が供給される。上記インバータ１７の出
力信号である時分割慣＠Ｄ ４の反転信号はさらにアン
ドゲート３９に供給される。このアンドゲート３９には
上記外部端子３４の信号が供給される。また−上記入力
専用の外部２に子３５と基準電位９Ｂとの間には、ゲー
トがＶｏｏに接続され、常時オン状態にされたＮチャネ
ルＭｏ５ｔ・ランジスタ４０が接続されている。
上記アンドゲート３７ないし３９の出力信号及び外部端
子３５の信号は、クロック信号φＡに同期して動作する
クロックドインバータ４１ないし４４それぞれ、クロッ
クドインバータ４１ないし４４それぞれの出力信号を反
転するインバータ４５ないし４８それぞれ、インバータ
４５ないし４８それぞれと逆並列的に接続され、クロッ
ク信号φＡの反転信号に同期して動作するクロックドイ
ンバータ４９ないし５２それぞれで構成されたラッチ回
路５３ないし５６でラッチされた後にキー信号ＫＡない
しＫＤとして内部回路に供給される。
子３５の信号は、クロック信号φＡに同期して動作する
クロックドインバータ４１ないし４４それぞれ、クロッ
クドインバータ４１ないし４４それぞれの出力信号を反
転するインバータ４５ないし４８それぞれ、インバータ
４５ないし４８それぞれと逆並列的に接続され、クロッ
ク信号φＡの反転信号に同期して動作するクロックドイ
ンバータ４９ないし５２それぞれで構成されたラッチ回
路５３ないし５６でラッチされた後にキー信号ＫＡない
しＫＤとして内部回路に供給される。
上記外部端子３１ないし３５と電源電位Ｖｎｏもしくは
基準電位Ｖｓ８との間にはキースイッチ３６などによる
寄生審理５７ないし６１などが接続されている。
基準電位Ｖｓ８との間にはキースイッチ３６などによる
寄生審理５７ないし６１などが接続されている。
このような構成のキー回路では、時分に１された信号［
）コないしＤ４をデコーダ１３で発生させて外部端子３
１ないし３４から出力させ、このとき外部端子３２ない
し３４から入力される信号をアントゲ−１゛３１ないし
３って検出し、最終的にラッチ回路５３ないし５６でラ
ッチされたデータに基づき、選択的に閉じられたキース
イッチ３６に対応したデータをキー信号ＫＡないしＫＯ
として出力させるようにしている。そしてこのキー信号
検出のため、バッファ回路２６ないし２９ではそれぞれ
、Ｐ ｔネルＭＯＳトランジスタ１８ないし２１それぞ
れのオン抵抗ＲＤとＮヤネルＭＯ８Ｉ−ランジスタ２２
ないし２５および４０それぞれのオン抵抗Ｒｎに差を持
たせる様にディメンジョンを設定しており、Ｒｐ＜Ｒｎ
の関係にされている。
）コないしＤ４をデコーダ１３で発生させて外部端子３
１ないし３４から出力させ、このとき外部端子３２ない
し３４から入力される信号をアントゲ−１゛３１ないし
３って検出し、最終的にラッチ回路５３ないし５６でラ
ッチされたデータに基づき、選択的に閉じられたキース
イッチ３６に対応したデータをキー信号ＫＡないしＫＯ
として出力させるようにしている。そしてこのキー信号
検出のため、バッファ回路２６ないし２９ではそれぞれ
、Ｐ ｔネルＭＯＳトランジスタ１８ないし２１それぞ
れのオン抵抗ＲＤとＮヤネルＭＯ８Ｉ−ランジスタ２２
ないし２５および４０それぞれのオン抵抗Ｒｎに差を持
たせる様にディメンジョンを設定しており、Ｒｐ＜Ｒｎ
の関係にされている。
第６図は一ヒ記キー回路において、外部端子３２と３４
との間に挿入されているキースイッチ３Ｇを選（Ｒ的に
閉じた場合の各部の信号波形を示すタイミングチャート
である。なお第６図においてＶｋｌないしＶｋ４ｉま外
部端子３１ないし３４の信号電位波形である。
との間に挿入されているキースイッチ３Ｇを選（Ｒ的に
閉じた場合の各部の信号波形を示すタイミングチャート
である。なお第６図においてＶｋｌないしＶｋ４ｉま外
部端子３１ないし３４の信号電位波形である。
上記キースイッチ３６が閉じられた場合、時分割信号Ｄ
２がデコーダ１３から出力された（（にキー（宮司ＫＡ
ないしＫＤが°゛Ｏ゛°Ｏ゛°レベル ”レベル、”
１ ”レベル、°゛○″゛○″゛レベルこｔｌによりこ
のキースイッチ３６が閉じられたことが認識される。
２がデコーダ１３から出力された（（にキー（宮司ＫＡ
ないしＫＤが°゛Ｏ゛°Ｏ゛°レベル ”レベル、”
１ ”レベル、°゛○″゛○″゛レベルこｔｌによりこ
のキースイッチ３６が閉じられたことが認識される。
第７図は上記第５図の回路において外部端子３２と３４
との間に挿入されているキースイッチ３６を閉じた場合
の等価回路図であり、第８図はそのタイミングチャート
である。第７図において外部端子３２と３４はキースイ
ッチ３６のオン抵抗Ｒｋｅｙで短絡されている。また、
Ｃは外部負荷容量である。
との間に挿入されているキースイッチ３６を閉じた場合
の等価回路図であり、第８図はそのタイミングチャート
である。第７図において外部端子３２と３４はキースイ
ッチ３６のオン抵抗Ｒｋｅｙで短絡されている。また、
Ｃは外部負荷容量である。
時分割信号Ｄ２が“１″レベルにされている期間ではバ
ッファ回路２７内のＰチャネルＭＯＳトランジスタ１９
がオン状態になる。このとき時分割信号Ｄ４は゛Ｏ°ル
ベルにされ、バッファ回路２９内のＮチャネルＭＯＳト
ランジスタ２５がオン状態になる。従ってこのとき、外
部端子３２の電位Ｖｋ２はバッファ回路２７内のＰチャ
ネルＭＯＳトランジスタ１９のオン抵抗、キースイッチ
３６のオン抵抗Ｒｋｅｙ及びバッファ回路２９内のＮチ
ャネルＭＯＳトランジスタ２５のオン抵抗による電圧分
割により決定される。このとき、ＶＤＤとＶｓｓとの間
には貫通電流が流れる。他方、時分割信号Ｄ４が” １
”レベルにされている期間ではバッファ回路２９内の
Ｐチ↑・ネルＭＯ３ｌ〜ランジスタ２１がオン状態にな
る。（二のとき性分ｎ１信号［：）２は“°０゛レベル
にされ、バッファ回路２７内のＮチャネルＭ ＯＳトラ
ンジスタ２３がオン状態になる。従ってこのとき、外部
端子３４の電（ＱＶｋ４はバッファ回路２９内のＰチャ
ネルＭＯＳトランジスタ２１のオン抵抗、キースイッチ
３６のオン抵抗Ｒｋｅｙ及びバッファ回路２７内のＮチ
ャネルＭＯＳトランジスタ２３のオン抵抗による電圧分
割により決定される。このときもｖＤＤとＶｓｓとの間
には貫通電流が流れる。
ッファ回路２７内のＰチャネルＭＯＳトランジスタ１９
がオン状態になる。このとき時分割信号Ｄ４は゛Ｏ°ル
ベルにされ、バッファ回路２９内のＮチャネルＭＯＳト
ランジスタ２５がオン状態になる。従ってこのとき、外
部端子３２の電位Ｖｋ２はバッファ回路２７内のＰチャ
ネルＭＯＳトランジスタ１９のオン抵抗、キースイッチ
３６のオン抵抗Ｒｋｅｙ及びバッファ回路２９内のＮチ
ャネルＭＯＳトランジスタ２５のオン抵抗による電圧分
割により決定される。このとき、ＶＤＤとＶｓｓとの間
には貫通電流が流れる。他方、時分割信号Ｄ４が” １
”レベルにされている期間ではバッファ回路２９内の
Ｐチ↑・ネルＭＯ３ｌ〜ランジスタ２１がオン状態にな
る。（二のとき性分ｎ１信号［：）２は“°０゛レベル
にされ、バッファ回路２７内のＮチャネルＭ ＯＳトラ
ンジスタ２３がオン状態になる。従ってこのとき、外部
端子３４の電（ＱＶｋ４はバッファ回路２９内のＰチャ
ネルＭＯＳトランジスタ２１のオン抵抗、キースイッチ
３６のオン抵抗Ｒｋｅｙ及びバッファ回路２７内のＮチ
ャネルＭＯＳトランジスタ２３のオン抵抗による電圧分
割により決定される。このときもｖＤＤとＶｓｓとの間
には貫通電流が流れる。
すなわち、この回路では信号Ｄ２およびＤ４がそれぞれ
°゛１″１″レベルている第８図のＴ１の期間に目通電
流が流れる。
°゛１″１″レベルている第８図のＴ１の期間に目通電
流が流れる。
このときの貫通電流１ｓｔ＋ｏｒｔの圃は次の１式で表
わされる。
わされる。
ｌ ５ｈｏｒｔ −ＶＤ Ｄ ／’ （Ｒｐ”、 Ｒｋ
ｅｙ ＋Ｒｎ ）＝ Ｖ ｏ ｏ ／’ Ｒｎ
−まただし、Ｒρ＋Ｒｋｅｙ＜Ｒｎであるとする
。
ｅｙ ＋Ｒｎ ）＝ Ｖ ｏ ｏ ／’ Ｒｎ
−まただし、Ｒρ＋Ｒｋｅｙ＜Ｒｎであるとする
。
上記第１式かられかるように、貫通゛上流Ｉ ５ｈＯｒ
〔はバッフ１回路２７．２９内のＮチャネルＭＯＳトラ
ンジスタ２３．２５のオン抵抗Ｒｎに依存し、この値が
小さくされている程、貫通電流は少なくなる。
〔はバッフ１回路２７．２９内のＮチャネルＭＯＳトラ
ンジスタ２３．２５のオン抵抗Ｒｎに依存し、この値が
小さくされている程、貫通電流は少なくなる。
また、信号Ｄ２が”１″レベルにされている期間、アン
ドゲート３７に入力される外部端子３２の電位Ｖｋ２は
次の第２式の様に表わされる。
ドゲート３７に入力される外部端子３２の電位Ｖｋ２は
次の第２式の様に表わされる。
Ｖｋ２−Ｒｎ・Ｖｏｏ／ （ＲＤ＋Ｒｋｅｙ ＋Ｒｎ）
・・・ ２すなわち、
外部端子３２の電位Ｖｋ２はバッファ回路２９内のＮチ
ャネルＭｏＳトランジスタ２５のオン抵抗Ｒｎの値が大
きい程大きくなり、入力マージンは良くなる。なお、こ
の電位Ｖｋ２は信号Ｄ４が゛１″レベルにされたときに
アントゲート３９に入力される外部端子３４の電位Ｖｋ
４と同じである。
・・・ ２すなわち、
外部端子３２の電位Ｖｋ２はバッファ回路２９内のＮチ
ャネルＭｏＳトランジスタ２５のオン抵抗Ｒｎの値が大
きい程大きくなり、入力マージンは良くなる。なお、こ
の電位Ｖｋ２は信号Ｄ４が゛１″レベルにされたときに
アントゲート３９に入力される外部端子３４の電位Ｖｋ
４と同じである。
上記目通電流が生じているＴ１の期間、外部負荷容量Ｃ
はｖＤＤに充電され１、次に信号Ｄ２もしくはＤ４が“
○゛ルベルされるＴ２の期間にこれら容量Ｃはバッファ
回路２７．２０内の＼チャネルＮ＝１ ＯＳ トランジ
スタ２３．２５によりｔｌｌ電される。
はｖＤＤに充電され１、次に信号Ｄ２もしくはＤ４が“
○゛ルベルされるＴ２の期間にこれら容量Ｃはバッファ
回路２７．２０内の＼チャネルＮ＝１ ＯＳ トランジ
スタ２３．２５によりｔｌｌ電される。
そしてこの放電時の過渡現象特性は次の第３式の様にな
る。
る。
ｅ （ｔ）−Ｖｏｏ −ｅ一つ；
３この放電時にｅ（ｔ）は、上記期間Ｔ２の放電開始時
刻から次に前記クロック信号φＡが成立するまでの時間
ｔ１の間にアンドゲート３７ちしくは３９がそのレベル
を°゛０′°０′°レベルる電位にまで低下していなけ
れば誤動作が生じる。
３この放電時にｅ（ｔ）は、上記期間Ｔ２の放電開始時
刻から次に前記クロック信号φＡが成立するまでの時間
ｔ１の間にアンドゲート３７ちしくは３９がそのレベル
を°゛０′°０′°レベルる電位にまで低下していなけ
れば誤動作が生じる。
ところで、最近ではキーのチェック回数能力の増大によ
る上記時間ｔ１の短縮化及び大型キースイッチの採用や
フィルムキーなどによるＭ（ｍ容窄Ｃの増大化を考慮す
ると、各バッファ回′ｔ８２６ないし２９内のＮチャネ
ルＭＯＳトランジスタ２２ないし２５のオン抵抗Ｒｎの
鎖が小さい程、Ｗ１間Ｔ２における入力マージンは良く
なる。
る上記時間ｔ１の短縮化及び大型キースイッチの採用や
フィルムキーなどによるＭ（ｍ容窄Ｃの増大化を考慮す
ると、各バッファ回′ｔ８２６ないし２９内のＮチャネ
ルＭＯＳトランジスタ２２ないし２５のオン抵抗Ｒｎの
鎖が小さい程、Ｗ１間Ｔ２における入力マージンは良く
なる。
このように従来では貫通電流とキー人力マージンという
ように相反する問題を各バッファ回路内のＮチャネルＭ
Ｏ３Ｉ−ランジスタのオン抵抗値の設定により解決する
ようにしているため、集積回路化の際にこれらＮチャネ
ルＮ１０Ｓトランジスタ２２ないし２５のプロセスパラ
メータの押え込みをＩ７なわなければならず、さらには
キースイッチ３Ｇとしてオン抵抗や容重が小さなものを
使用せざるを得す、これにより製造価格が増大するとい
う欠点がある。
ように相反する問題を各バッファ回路内のＮチャネルＭ
Ｏ３Ｉ−ランジスタのオン抵抗値の設定により解決する
ようにしているため、集積回路化の際にこれらＮチャネ
ルＮ１０Ｓトランジスタ２２ないし２５のプロセスパラ
メータの押え込みをＩ７なわなければならず、さらには
キースイッチ３Ｇとしてオン抵抗や容重が小さなものを
使用せざるを得す、これにより製造価格が増大するとい
う欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたちので
ありその目的は、Ｆｌ造価格の低減化を図ることができ
るキー回路を提供することにある。
ありその目的は、Ｆｌ造価格の低減化を図ることができ
るキー回路を提供することにある。
！ｄ明の１１
上記目的を達成するためこの発明にあっては、外δ１１
端子相互間に複数のキースイッチをマトリクス状に挿入
し、論理回路において複数の時分割信号を順次発生し、
所定周期のブランキング期間にこれら時分割信号の発生
を停止させることによってこの期間に真通電流をなくし
、複数のバッファ回路に上記複数の各時分割信号を入力
として供給し、それぞれの出力信号を上記複数の外部端
子に出力させ、検出回路において上記時分割信号と上記
複数の外部端子のうちキー信号の入力端子の満月に基づ
いて上記複数のキースイッチのうち操作されたものを検
出し、上記複数の外部端子それぞれと基ｔ４電位との間
に？ｆ２数のスイッチ手段を挿入し、これらスイッチ手
段を上記ブランキング期間に導通させることにより外部
負荷に対する駆動能力を増加させる様にしている。
端子相互間に複数のキースイッチをマトリクス状に挿入
し、論理回路において複数の時分割信号を順次発生し、
所定周期のブランキング期間にこれら時分割信号の発生
を停止させることによってこの期間に真通電流をなくし
、複数のバッファ回路に上記複数の各時分割信号を入力
として供給し、それぞれの出力信号を上記複数の外部端
子に出力させ、検出回路において上記時分割信号と上記
複数の外部端子のうちキー信号の入力端子の満月に基づ
いて上記複数のキースイッチのうち操作されたものを検
出し、上記複数の外部端子それぞれと基ｔ４電位との間
に？ｆ２数のスイッチ手段を挿入し、これらスイッチ手
段を上記ブランキング期間に導通させることにより外部
負荷に対する駆動能力を増加させる様にしている。
［発明の実施例］
以下、図面を参照してこの発明の一実論例を説明する。
第１図はこの弁明に係るキー回路の構成を示す回路図で
ある。この実施例回路では前記デコーダ１３から出力さ
れる時分割信号ＤコないしＤ４を前記インバータ１４な
いし１７に供給する代わりにナントゲート７１ないし７
４に供給するようにしたものである。そしてこれらナシ
トゲ−ドア１ないし７４にはブランキング信号として前
記基準パルス信号Ｐが並列に供給されている。ざらに前
記外部端子３１ないし３５ど基準電位Ｖｓｓとの間には
、それぞれ前記ＮチャネルＭＯ８ｉ−ランジスク２２な
いし２５および４０それぞれよりもオン抵抗の値が小さ
くなるようにディメンションが設定されたＮチャネルＭ
ＯＳ ｌ−ランジスタフ５ないし７９が挿入されてい
る。
ある。この実施例回路では前記デコーダ１３から出力さ
れる時分割信号ＤコないしＤ４を前記インバータ１４な
いし１７に供給する代わりにナントゲート７１ないし７
４に供給するようにしたものである。そしてこれらナシ
トゲ−ドア１ないし７４にはブランキング信号として前
記基準パルス信号Ｐが並列に供給されている。ざらに前
記外部端子３１ないし３５ど基準電位Ｖｓｓとの間には
、それぞれ前記ＮチャネルＭＯ８ｉ−ランジスク２２な
いし２５および４０それぞれよりもオン抵抗の値が小さ
くなるようにディメンションが設定されたＮチャネルＭ
ＯＳ ｌ−ランジスタフ５ないし７９が挿入されてい
る。
これら各Ｍ ＯＳ ｌ−ランジスタフ５ないし７９のゲ
ートにはインバータ８０を介して前記パルス信号Ｐが並
列に供給されている。
ートにはインバータ８０を介して前記パルス信号Ｐが並
列に供給されている。
この実施例回路では、デコーダ１３から出力される時分
割信号０１ないしＤ４がナントゲート７１ないし７４そ
れぞれに供給され、かつこれらのナントゲート７１ない
し７４にはパルス信号Ｐが並列に供給されている。この
ため、第２図のタイミングチャート示すように、ナント
ゲート７１ないし７４から出力される信＠Ｄ１′ないし
Ｄ４’ は、パルス信号Ｐか゛°０パレベルにされてい
る期間では信号ＤコないしＤ４それぞれが゛１°°レベ
ルであっても強制的に゛１″レベルにされる。すなわち
、パルス信号Ｐか゛Ｏ°゛レベルにされている期間はブ
ランキング期間となり、この期間でｌｊ Ｉｒ′ｆ分割
イ５号Ｄ１ないしＤ４の出力が実質的に停止される。こ
のため、キースイッチ３６を介して前記のような３通電
流が発生する期間は従来の半分にされ、消′Ｒ電力は従
来よりも大幅に減少する。
割信号０１ないしＤ４がナントゲート７１ないし７４そ
れぞれに供給され、かつこれらのナントゲート７１ない
し７４にはパルス信号Ｐが並列に供給されている。この
ため、第２図のタイミングチャート示すように、ナント
ゲート７１ないし７４から出力される信＠Ｄ１′ないし
Ｄ４’ は、パルス信号Ｐか゛°０パレベルにされてい
る期間では信号ＤコないしＤ４それぞれが゛１°°レベ
ルであっても強制的に゛１″レベルにされる。すなわち
、パルス信号Ｐか゛Ｏ°゛レベルにされている期間はブ
ランキング期間となり、この期間でｌｊ Ｉｒ′ｆ分割
イ５号Ｄ１ないしＤ４の出力が実質的に停止される。こ
のため、キースイッチ３６を介して前記のような３通電
流が発生する期間は従来の半分にされ、消′Ｒ電力は従
来よりも大幅に減少する。
第３図はこの実施例回路において外部端子３２と３４と
の間に接続されているキースイッチ３Ｇを選択的に閉じ
た場合の等価回路図であり、第４図はそのタイミングチ
ャートである。第３図において外部端子３２と３４はキ
ースイッチ３６のオン抵抗Ｒｋｅｙで短絡されている。
の間に接続されているキースイッチ３Ｇを選択的に閉じ
た場合の等価回路図であり、第４図はそのタイミングチ
ャートである。第３図において外部端子３２と３４はキ
ースイッチ３６のオン抵抗Ｒｋｅｙで短絡されている。
また、Ｃは前記第７図の場合と同様の外部負荷容量であ
る。
る。
時分ＥＩＩ信号Ｄ２が゛１′′ルベルにされている期間
にパルス信号Ｐが°゛１１パレベルると、ナシトゲ−１
〜７２の出力信号Ｄ２’ が゛０゛ルベルになり、バッ
ファ回路２７内のＰチャネル〜１０Ｓトランジスタ１９
がオン状態になる。このとき時分削濡号Ｄ４は°°０゛
′し７＼ルにされ、ナシトゲ−１・７４の出力信号Ｄ４
’ は°゛１″１″レベル、バッファ回路２９内のＮチ
トネル＼・１０Ｓトランジスタ２５がオン状態になる。
にパルス信号Ｐが°゛１１パレベルると、ナシトゲ−１
〜７２の出力信号Ｄ２’ が゛０゛ルベルになり、バッ
ファ回路２７内のＰチャネル〜１０Ｓトランジスタ１９
がオン状態になる。このとき時分削濡号Ｄ４は°°０゛
′し７＼ルにされ、ナシトゲ−１・７４の出力信号Ｄ４
’ は°゛１″１″レベル、バッファ回路２９内のＮチ
トネル＼・１０Ｓトランジスタ２５がオン状態になる。
従ってこのとき、外部端子３２のｔ侍Ｖｋ２はバッファ
回路２７内のＰチャネル〜１０Ｓトランジスタ１９のオ
ン１氏抗、キースイッチ３６のオン抵抗Ｒｋｅｙ及びバ
ッファ回路２９内のベチＶネルＭＯＳトランジスタ２５
のオン抵抗による電圧分割により決定される。このとき
、ＶＤＤとＶｓｓとの間には貫通電流が流れるが、上記
のように信号Ｄ２’の″“１′ルベル期間がナントゲー
ト７２により元の信号Ｄ２の“１′ルベル期間の半分に
されているので、このときの貫通電流の発生期間は従来
の半分にされる。
回路２７内のＰチャネル〜１０Ｓトランジスタ１９のオ
ン１氏抗、キースイッチ３６のオン抵抗Ｒｋｅｙ及びバ
ッファ回路２９内のベチＶネルＭＯＳトランジスタ２５
のオン抵抗による電圧分割により決定される。このとき
、ＶＤＤとＶｓｓとの間には貫通電流が流れるが、上記
のように信号Ｄ２’の″“１′ルベル期間がナントゲー
ト７２により元の信号Ｄ２の“１′ルベル期間の半分に
されているので、このときの貫通電流の発生期間は従来
の半分にされる。
（伽方、時分割信号Ｄ４が゛１′°レベルにされている
期間にパルス信号Ｐが°゛１″１″レベルと、ナントゲ
ート７４の出力信号Ｄ４’ が“Ｏ″レベルなり、バッ
ファ回路２９内のＰチャネルＭＯＳトランジスタ２１が
オン状態になる。このとき時分割信＠Ｄ２は゛Ｏ″レベ
ルにされ、ナントゲート７２の出力信号Ｄ２’ は“１
′ルベルになり、バッフ１回路２７内のＮチャネルＭＯ
Ｓトランジスタ２３がオン状態になる。従ってこのとき
、外部端子３４の電位Ｖｋ４ （上記電位Ｖｋ２と同じ
波形）はバッファ回路２９内のＰチャネルＭ ＯＳ ト
ランジスタ２１のオン抵抗、キースイッチ３６のオン抵
抗Ｒｋｅｙ及びバッファ回路２７内のＮチャネルＭＯＳ
トランジスタ２３のオン抵抗による電圧分割により決定
される。このとき、ＶＤＩ）とＶ１１９との間には３通
電流が流れるが、ＩＳ号Ｄ４’ の゛°１゛°レベル明
間はナ期間ゲート７４により元の信号Ｄ４の°゛１″１
″レベル期間にされているので、このときの貫通電流の
発生期間は従来の半分にされる。
期間にパルス信号Ｐが°゛１″１″レベルと、ナントゲ
ート７４の出力信号Ｄ４’ が“Ｏ″レベルなり、バッ
ファ回路２９内のＰチャネルＭＯＳトランジスタ２１が
オン状態になる。このとき時分割信＠Ｄ２は゛Ｏ″レベ
ルにされ、ナントゲート７２の出力信号Ｄ２’ は“１
′ルベルになり、バッフ１回路２７内のＮチャネルＭＯ
Ｓトランジスタ２３がオン状態になる。従ってこのとき
、外部端子３４の電位Ｖｋ４ （上記電位Ｖｋ２と同じ
波形）はバッファ回路２９内のＰチャネルＭ ＯＳ ト
ランジスタ２１のオン抵抗、キースイッチ３６のオン抵
抗Ｒｋｅｙ及びバッファ回路２７内のＮチャネルＭＯＳ
トランジスタ２３のオン抵抗による電圧分割により決定
される。このとき、ＶＤＩ）とＶ１１９との間には３通
電流が流れるが、ＩＳ号Ｄ４’ の゛°１゛°レベル明
間はナ期間ゲート７４により元の信号Ｄ４の°゛１″１
″レベル期間にされているので、このときの貫通電流の
発生期間は従来の半分にされる。
信号Ｄ２′およびＤ４’ が°°１″レベルにされてい
るとき、バッファ回路２１．２９内のＮチャネルＭＯＳ
トランジスタ２３．２５それぞれがオン状態にされ、キ
ースイッチ３Ｇの負荷客間Ｃが放電される。
るとき、バッファ回路２１．２９内のＮチャネルＭＯＳ
トランジスタ２３．２５それぞれがオン状態にされ、キ
ースイッチ３Ｇの負荷客間Ｃが放電される。
ここでパルス信号Ｐが“Ｏパレベルのとき、すなわちブ
ランキング期間中は、パルス信号Ｐを反転するインバー
タ８０の出力信号によりＮチャネルＭＯ８ｌ〜プランス
タフ６．７８もオン状態にされるので、負荷容＠Ｃの放
電はトランジスタ２３と７６およびトランジスタ２５と
７８とでそれぞれ並列的に行われる。従って、外部端子
３２．３４は急速に放電が行われ、その電位Ｖｋ２およ
びＶｋ４は直ちに０°。
ランキング期間中は、パルス信号Ｐを反転するインバー
タ８０の出力信号によりＮチャネルＭＯ８ｌ〜プランス
タフ６．７８もオン状態にされるので、負荷容＠Ｃの放
電はトランジスタ２３と７６およびトランジスタ２５と
７８とでそれぞれ並列的に行われる。従って、外部端子
３２．３４は急速に放電が行われ、その電位Ｖｋ２およ
びＶｋ４は直ちに０°。
レベルにされる。このため、前記第８図中の時間ｔ１に
相当するものは極めて短くなり、前記クロック信号φＡ
が成立するまでの間にアンドゲート３７もしくは３９の
入力信号は十分に゛′０゛０°にまで低下する。
相当するものは極めて短くなり、前記クロック信号φＡ
が成立するまでの間にアンドゲート３７もしくは３９の
入力信号は十分に゛′０゛０°にまで低下する。
また、上記放電の際にはトランジスタ７６．７８がオン
することにより放電が助けられるので、バッフ？回路２
７．２９内のＮチャネルＭｏＳトランジスタ２３．２５
のオン抵抗を大きくすることができる。
することにより放電が助けられるので、バッフ？回路２
７．２９内のＮチャネルＭｏＳトランジスタ２３．２５
のオン抵抗を大きくすることができる。
これにより、上記貫通電流の値を小さくすることができ
、さらに抵抗分割による外部端子の電位を大きくするこ
とができるので、ＰチャネルＭＯＳトランジスタの導通
期間におけるキー人力マージンを大きくすることができ
る。
、さらに抵抗分割による外部端子の電位を大きくするこ
とができるので、ＰチャネルＭＯＳトランジスタの導通
期間におけるキー人力マージンを大きくすることができ
る。
このように上記実施例によれば、時分割１３号にブラン
ク期間を設けるとともにこのブランク期間にＮチャネル
ＭｏＳトランジスタ７５ないし７９により外部端子３１
ないし３５を急速放電するようにしたので、貫通電流と
キー人力マージンという相反する問題を同時に解決する
ことができろ。従って、従来のように各バッファ回路２
６ないし２９内のＮチャネルＭＯＳトランジスタ２２な
いし２５のオン抵抗値はそれほど精密に制即する必要が
なく、集積回路化の際のプロセスパラメータの押え込み
は不要であり、キースイッチ３６のオン抵抗の大きさは
問題にならない。また、キースイッチ３６として容量が
小さなものを使用しなくても放電の際の放電速度を十分
速くすることができる。これにより製造価格を大幅に削
減することができる。
ク期間を設けるとともにこのブランク期間にＮチャネル
ＭｏＳトランジスタ７５ないし７９により外部端子３１
ないし３５を急速放電するようにしたので、貫通電流と
キー人力マージンという相反する問題を同時に解決する
ことができろ。従って、従来のように各バッファ回路２
６ないし２９内のＮチャネルＭＯＳトランジスタ２２な
いし２５のオン抵抗値はそれほど精密に制即する必要が
なく、集積回路化の際のプロセスパラメータの押え込み
は不要であり、キースイッチ３６のオン抵抗の大きさは
問題にならない。また、キースイッチ３６として容量が
小さなものを使用しなくても放電の際の放電速度を十分
速くすることができる。これにより製造価格を大幅に削
減することができる。
なお、この発明は上記した実施例に限定されるものでは
なく神々の変形が可能である。例えば上記実施例では時
分割信号ＤコないしＤ４のブランク期間を基準パルス信
号Ｐを用いて形成する場合について説明したが、これは
ラッチ回路５３すいし５６のラッチ制御信号であるクロ
ック信号φＡの゛１′ルベル期間を含まないような信号
であればどのような４８号を用いてもよいことはもらろ
んである。
なく神々の変形が可能である。例えば上記実施例では時
分割信号ＤコないしＤ４のブランク期間を基準パルス信
号Ｐを用いて形成する場合について説明したが、これは
ラッチ回路５３すいし５６のラッチ制御信号であるクロ
ック信号φＡの゛１′ルベル期間を含まないような信号
であればどのような４８号を用いてもよいことはもらろ
んである。
［発明の効梁；
以上説明したようにこの発明によれば、製造価格の低減
化を図ることができるキー回路を提供することができる
。
化を図ることができるキー回路を提供することができる
。
第１図はこの発明の一実施例の構成を示１回路図、第２
図はそのタイミングチャート、第５３図は第１図の実施
例回路ｔこおいて特定のキースイッチを閉じた場合の等
価回路図、第４図はそのタイミングｆｔ−ト、第５図は
従来回路の回路図、第６図はそのタイミングチャート、
第７図は第５図回路において特定のキースイッチを閉じ
た場合の等価回路図、第８図はそのタイミングチャート
である。 Ｎ、＋２・・・、１３・・・デコーダ、１８〜２１・・
・ＰチャネルＮ・ＩＯＳトランジスタ、２２〜２５．４
０．７５〜７９・・・ヘヂセネルＭＯＳトランジスタ、
２６〜２９・・・バッファ回路、３１〜３５・・・外部
端子、３６・・・キースイッチ、３７〜１！ｌ）・・・
アンドゲート、５３〜５６・・・ラッチ回路、７１〜７
４・・ナンドゲ−１〜。 出願人代理人 弁理士 鈴江武彦 ｊ〉シ １ ｒ聞 ？’ｒ ２ ＋’１ 第３１！−１ 第４図
図はそのタイミングチャート、第５３図は第１図の実施
例回路ｔこおいて特定のキースイッチを閉じた場合の等
価回路図、第４図はそのタイミングｆｔ−ト、第５図は
従来回路の回路図、第６図はそのタイミングチャート、
第７図は第５図回路において特定のキースイッチを閉じ
た場合の等価回路図、第８図はそのタイミングチャート
である。 Ｎ、＋２・・・、１３・・・デコーダ、１８〜２１・・
・ＰチャネルＮ・ＩＯＳトランジスタ、２２〜２５．４
０．７５〜７９・・・ヘヂセネルＭＯＳトランジスタ、
２６〜２９・・・バッファ回路、３１〜３５・・・外部
端子、３６・・・キースイッチ、３７〜１！ｌ）・・・
アンドゲート、５３〜５６・・・ラッチ回路、７１〜７
４・・ナンドゲ−１〜。 出願人代理人 弁理士 鈴江武彦 ｊ〉シ １ ｒ聞 ？’ｒ ２ ＋’１ 第３１！−１ 第４図
Claims (2)
- （１）複数の外部端子と、上記外部端子相互間にマトリ
クス状に挿入される複数のキースイッチと、複数の時分
割信号を順次発生すると共に所定周期のブランキング期
間にこれら時分割信号の発生を停止する論理回路と、上
記複数の各時分割信号が入力信号として供給され、それ
ぞれの出力信号が上記複数の外部端子に供給される複数
のバッファ回路と、上記時分割信号と上記複数の外部端
子のうちキー信号の入力端子の信号に基づいて上記複数
のキースイッチのうち操作されたものを検出する検出回
路と、上記複数の外部端子それぞれと基準電位との間に
挿入され、上記ブランキング期間に導通状態にされる複
数のスイッチ手段とを具備したことを特徴とするキー回
路。 - （２）前記複数の各スイッチ手段がＭＯＳトランジスタ
で構成されている特許請求の範囲第１項に記載のキー回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216700A JPS6275828A (ja) | 1985-09-30 | 1985-09-30 | キ−回路 |
| DE8686113145T DE3682998D1 (de) | 1985-09-30 | 1986-09-24 | Schaltung fuer tasten. |
| EP86113145A EP0217283B1 (en) | 1985-09-30 | 1986-09-24 | Key circuit |
| KR1019860008093A KR910001952B1 (ko) | 1985-09-30 | 1986-09-26 | 키 회로 |
| US06/911,894 US4701748A (en) | 1985-09-30 | 1986-09-26 | Key circuit |
| CN86106701.0A CN1006012B (zh) | 1985-09-30 | 1986-09-29 | 键控电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216700A JPS6275828A (ja) | 1985-09-30 | 1985-09-30 | キ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275828A true JPS6275828A (ja) | 1987-04-07 |
| JPH0574854B2 JPH0574854B2 (ja) | 1993-10-19 |
Family
ID=16692550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216700A Granted JPS6275828A (ja) | 1985-09-30 | 1985-09-30 | キ−回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4701748A (ja) |
| EP (1) | EP0217283B1 (ja) |
| JP (1) | JPS6275828A (ja) |
| KR (1) | KR910001952B1 (ja) |
| CN (1) | CN1006012B (ja) |
| DE (1) | DE3682998D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386584A (en) * | 1990-06-14 | 1995-01-31 | Chips And Technologies, Inc. | Interrupt-generating keyboard scanner using an image RAM |
| ES2040172B1 (es) * | 1991-12-31 | 1994-05-01 | Alcatel Standard Electrica | Procedimiento y dispositivo para la lectura de teclados. |
| US5677687A (en) * | 1996-07-08 | 1997-10-14 | Vlsi Technology, Inc. | Zero DC power keyboard scanner using bidirectional I/O's with repeaters |
| US5914677A (en) * | 1997-01-15 | 1999-06-22 | Chips & Technologies, Inc. | Apparatus and method for scanning a switch array |
| US5831556A (en) * | 1997-06-06 | 1998-11-03 | Vlsi Technology, Inc. | Pin-reduced low power keyboard scanner |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371530A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Input circuit |
| JPS58217038A (ja) * | 1982-05-07 | 1983-12-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | デ−タ入力キ−ボ−ド装置 |
| JPS59105131A (ja) * | 1982-12-08 | 1984-06-18 | Toshiba Corp | 入出力回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7213611A (ja) * | 1971-10-08 | 1973-04-10 | ||
| US4163222A (en) * | 1976-02-27 | 1979-07-31 | Amkey, Incorporated | Synchronous phase detected keyboard |
| US4303907A (en) * | 1979-12-17 | 1981-12-01 | Rca Corporation | Low power switch closure sensing circuit |
| GB2080585B (en) * | 1980-07-22 | 1984-07-04 | Tokyo Shibaura Electric Co | Semiconductor integrated circuit with reduced power consumption |
| EP0190743B1 (en) * | 1985-02-05 | 1992-12-30 | Nec Corporation | Control signal generation circuit for wireless remote control signal transmitter |
-
1985
- 1985-09-30 JP JP60216700A patent/JPS6275828A/ja active Granted
-
1986
- 1986-09-24 DE DE8686113145T patent/DE3682998D1/de not_active Expired - Lifetime
- 1986-09-24 EP EP86113145A patent/EP0217283B1/en not_active Expired - Lifetime
- 1986-09-26 US US06/911,894 patent/US4701748A/en not_active Expired - Lifetime
- 1986-09-26 KR KR1019860008093A patent/KR910001952B1/ko not_active IP Right Cessation
- 1986-09-29 CN CN86106701.0A patent/CN1006012B/zh not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371530A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Input circuit |
| JPS58217038A (ja) * | 1982-05-07 | 1983-12-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | デ−タ入力キ−ボ−ド装置 |
| JPS59105131A (ja) * | 1982-12-08 | 1984-06-18 | Toshiba Corp | 入出力回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN86106701A (zh) | 1987-06-10 |
| KR910001952B1 (ko) | 1991-03-30 |
| DE3682998D1 (de) | 1992-01-30 |
| EP0217283A3 (en) | 1988-10-05 |
| CN1006012B (zh) | 1989-12-06 |
| US4701748A (en) | 1987-10-20 |
| KR870003424A (ko) | 1987-04-17 |
| JPH0574854B2 (ja) | 1993-10-19 |
| EP0217283B1 (en) | 1991-12-18 |
| EP0217283A2 (en) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |