JPH11224144A - 信号変化加速バス駆動回路 - Google Patents
信号変化加速バス駆動回路Info
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- JPH11224144A JPH11224144A JP10041429A JP4142998A JPH11224144A JP H11224144 A JPH11224144 A JP H11224144A JP 10041429 A JP10041429 A JP 10041429A JP 4142998 A JP4142998 A JP 4142998A JP H11224144 A JPH11224144 A JP H11224144A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
Abstract
(57)【要約】
【課題】 設計が容易であるとともに、回路規模の小さ
い信号変化加速バス駆動回路を提供すること。 【解決手段】 データ信号ＩＮをバスへ出力するＨｉｇ
ｈレベル駆動手段１およびＬｏｗレベル駆動手段２と、
前記Ｈｉｇｈレベル駆動手段１または前記Ｌｏｗレベル
駆動手段２による前記データ信号ＩＮの前記バスへの出
力を、イネーブル信号ＥＮをもとに制御する制御手段４
と、前記イネーブル信号ＥＮと、前記バスの電圧レベル
が変化するときの変化前および変化後の前記バスの電圧
レベルの状態とをもとに前記Ｈｉｇｈレベル駆動手段１
および前記Ｌｏｗレベル駆動手段２を制御し、前記バス
の電圧レベルの変化を加速させる制御手段４とを備え
る。
い信号変化加速バス駆動回路を提供すること。 【解決手段】 データ信号ＩＮをバスへ出力するＨｉｇ
ｈレベル駆動手段１およびＬｏｗレベル駆動手段２と、
前記Ｈｉｇｈレベル駆動手段１または前記Ｌｏｗレベル
駆動手段２による前記データ信号ＩＮの前記バスへの出
力を、イネーブル信号ＥＮをもとに制御する制御手段４
と、前記イネーブル信号ＥＮと、前記バスの電圧レベル
が変化するときの変化前および変化後の前記バスの電圧
レベルの状態とをもとに前記Ｈｉｇｈレベル駆動手段１
および前記Ｌｏｗレベル駆動手段２を制御し、前記バス
の電圧レベルの変化を加速させる制御手段４とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、信号変化加速バス
駆動回路に関し、特に、双方向バスをドライブする信号
変化加速バス駆動回路に関する。
駆動回路に関し、特に、双方向バスをドライブする信号
変化加速バス駆動回路に関する。
【０００２】
【従来の技術】従来の信号変化加速バス駆動回路は，高
抵抗で大容量の配線を使って信号を伝送する場合に発生
する、信号の緩やかな変化による遅延を軽減し、信号を
高速に駆動する目的に用いられている。例えば、特開平
８−１８６４８２号公報と１９９９５ Ｓｙｍｐｏｓｉ
ｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ＰａｐｅｒｓのＣａｐ
ａｃｉｔａｎｃｅ Ｃｏｕｐｌｉｎｇ Ｉｍｍｕｎｅ，
Ｔｒａｎｓｉｅｎｔ Ｓｅｎｓｉｔｉｖｅ Ａｃｃｅｌ
ｅｒａｔｏｒ ｆｏｒ Ｒｅｓｉｓｔｉｖｅ Ｉｎｔｅ
ｒｃｏｎｎｅｃｔｉｏｎ Ｓｉｇｎａｌｓ ｏｆ Ｓｕ
ｂ−ｑｕａｒｔｅｒ Ｈｉｃｒｏｎ ＶＬＳＩには，信
号変化を検出して遷移を加速する技術が記載されてい
る。また、特開平９−５０６９３号公報には、記憶装置
の複数のバス駆動回路の定数を大きくすることなくデー
タバスの出力を高速化することを目的に、非選択のバス
駆動回路を利用して信号変化を補助する技術が記載され
ている。
抵抗で大容量の配線を使って信号を伝送する場合に発生
する、信号の緩やかな変化による遅延を軽減し、信号を
高速に駆動する目的に用いられている。例えば、特開平
８−１８６４８２号公報と１９９９５ Ｓｙｍｐｏｓｉ
ｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ＰａｐｅｒｓのＣａｐ
ａｃｉｔａｎｃｅ Ｃｏｕｐｌｉｎｇ Ｉｍｍｕｎｅ，
Ｔｒａｎｓｉｅｎｔ Ｓｅｎｓｉｔｉｖｅ Ａｃｃｅｌ
ｅｒａｔｏｒ ｆｏｒ Ｒｅｓｉｓｔｉｖｅ Ｉｎｔｅ
ｒｃｏｎｎｅｃｔｉｏｎ Ｓｉｇｎａｌｓ ｏｆ Ｓｕ
ｂ−ｑｕａｒｔｅｒ Ｈｉｃｒｏｎ ＶＬＳＩには，信
号変化を検出して遷移を加速する技術が記載されてい
る。また、特開平９−５０６９３号公報には、記憶装置
の複数のバス駆動回路の定数を大きくすることなくデー
タバスの出力を高速化することを目的に、非選択のバス
駆動回路を利用して信号変化を補助する技術が記載され
ている。
【０００３】図１１は、従来の信号変化加速バス駆動回
路の一例を示す回路図である。図１１において、この信
号変化加速バス駆動回路は、バスへ‘Ｈｉｇｈ’レベル
を供給するｐＭＯＳトランジスタ１０１と、バスへ‘Ｌ
ｏｗ’レベルを供給するｎＭＯＳトランジスタ１０２
と、イネーブル信号ＥＮにより制御され、ｐＭＯＳトラ
ンジスタ１０１のゲートへ供給されるデータ信号ＩＮを
スイッチングするトランスファーゲート１０３と、イネ
ーブル信号ＥＮにより制御され、ｎＭＯＳトランジスタ
１０２のゲートへ供給されるデータ信号ＩＮをスイッチ
ングするトランスファーゲート１０５と、バス状態信号
ＢＵＳを遅延させる奇数段のインバータ回路により構成
された遅延回路１０７，１０９と、遅延回路１０７によ
り遅延されたバス状態信号ＢＵＳおよび遅延量の付加さ
れていないバス状態信号ＢＵＳが入力されるＮＡＮＤ回
路１０８と、遅延回路１０９により遅延されたバス状態
信号ＢＵＳおよび遅延量の付加されていないバス状態信
号ＢＵＳが入力されるＮＯＲ回路１１０と、イネーブル
信号ＥＮにより制御され、ｐＭＯＳトランジスタ１０１
のゲートへ供給されるＮＡＮＤ回路１０８の出力をスイ
ッチングするトランスファーゲート１０４と、イネーブ
ル信号ＥＮにより制御され、ｎＭＯＳトランジスタ１０
２のゲートへ供給されるＮＯＲ回路１１０の出力をスイ
ッチングするトランスファーゲート１０６と、イネーブ
ル信号ＥＮを反転させるインバータ回路１１１とを備え
ている。
路の一例を示す回路図である。図１１において、この信
号変化加速バス駆動回路は、バスへ‘Ｈｉｇｈ’レベル
を供給するｐＭＯＳトランジスタ１０１と、バスへ‘Ｌ
ｏｗ’レベルを供給するｎＭＯＳトランジスタ１０２
と、イネーブル信号ＥＮにより制御され、ｐＭＯＳトラ
ンジスタ１０１のゲートへ供給されるデータ信号ＩＮを
スイッチングするトランスファーゲート１０３と、イネ
ーブル信号ＥＮにより制御され、ｎＭＯＳトランジスタ
１０２のゲートへ供給されるデータ信号ＩＮをスイッチ
ングするトランスファーゲート１０５と、バス状態信号
ＢＵＳを遅延させる奇数段のインバータ回路により構成
された遅延回路１０７，１０９と、遅延回路１０７によ
り遅延されたバス状態信号ＢＵＳおよび遅延量の付加さ
れていないバス状態信号ＢＵＳが入力されるＮＡＮＤ回
路１０８と、遅延回路１０９により遅延されたバス状態
信号ＢＵＳおよび遅延量の付加されていないバス状態信
号ＢＵＳが入力されるＮＯＲ回路１１０と、イネーブル
信号ＥＮにより制御され、ｐＭＯＳトランジスタ１０１
のゲートへ供給されるＮＡＮＤ回路１０８の出力をスイ
ッチングするトランスファーゲート１０４と、イネーブ
ル信号ＥＮにより制御され、ｎＭＯＳトランジスタ１０
２のゲートへ供給されるＮＯＲ回路１１０の出力をスイ
ッチングするトランスファーゲート１０６と、イネーブ
ル信号ＥＮを反転させるインバータ回路１１１とを備え
ている。
【０００４】次に、動作について説明する。この信号変
化加速バス駆動回路では、バスのレベル状態である‘Ｈ
ｉｇｈ’レベルはｐＭＯＳトランジスタ１０１のオン、
バスへ出力された信号の‘Ｌｏｗ’レベルはｎＭＯＳト
ランジスタ１０２のオンにより行われる。また、前記ｐ
ＭＯＳトランジスタ１０１と前記ｎＭＯＳトランジスタ
１０２は、イネーブル信号ＥＮが‘Ｈｉｇｈ’レベルの
ときデータ信号ＩＮによりオン／オフが制御される。
化加速バス駆動回路では、バスのレベル状態である‘Ｈ
ｉｇｈ’レベルはｐＭＯＳトランジスタ１０１のオン、
バスへ出力された信号の‘Ｌｏｗ’レベルはｎＭＯＳト
ランジスタ１０２のオンにより行われる。また、前記ｐ
ＭＯＳトランジスタ１０１と前記ｎＭＯＳトランジスタ
１０２は、イネーブル信号ＥＮが‘Ｈｉｇｈ’レベルの
ときデータ信号ＩＮによりオン／オフが制御される。
【０００５】一方、イネーブル信号ＥＮが‘Ｌｏｗ’レ
ベルのときには、前記ｐＭＯＳトランジスタ１０１は、
バス状態信号ＢＵＳと、当該バス状態信号ＢＵＳを遅延
させた反転信号とを入力とするＮＡＮＤ回路１０８のＮ
ＡＮＤ出力（バス状態信号ＢＵＳが‘Ｌｏｗ’レベルか
ら‘Ｈｉｇｈ’レベルへ変化したタイミングから遅延回
路１０７により付加される遅延期間に出力される‘Ｌｏ
ｗ’レベルの信号）によりオフからオンへ制御され、バ
スの‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベルへの変化
を加速する。
ベルのときには、前記ｐＭＯＳトランジスタ１０１は、
バス状態信号ＢＵＳと、当該バス状態信号ＢＵＳを遅延
させた反転信号とを入力とするＮＡＮＤ回路１０８のＮ
ＡＮＤ出力（バス状態信号ＢＵＳが‘Ｌｏｗ’レベルか
ら‘Ｈｉｇｈ’レベルへ変化したタイミングから遅延回
路１０７により付加される遅延期間に出力される‘Ｌｏ
ｗ’レベルの信号）によりオフからオンへ制御され、バ
スの‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベルへの変化
を加速する。
【０００６】ｎＭＯＳトランジスタ１０２は、バス状態
信号ＢＵＳと、当該バス状態信号ＢＵＳを遅延させた反
転信号を入力とするＮＯＲ回路１１０のＮＯＲ出力（バ
ス状態信号ＢＵＳが‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’
レベルへ変化したタイミングから、遅延回路１０９によ
り付加される遅延期間に出力される‘Ｈｉｇｈ’レベル
の信号）によりオフからオンへ制御され、バスの‘Ｈｉ
ｇｈ’レベルから‘Ｌｏｗ’レベルへの変化を加速す
る。
信号ＢＵＳと、当該バス状態信号ＢＵＳを遅延させた反
転信号を入力とするＮＯＲ回路１１０のＮＯＲ出力（バ
ス状態信号ＢＵＳが‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’
レベルへ変化したタイミングから、遅延回路１０９によ
り付加される遅延期間に出力される‘Ｈｉｇｈ’レベル
の信号）によりオフからオンへ制御され、バスの‘Ｈｉ
ｇｈ’レベルから‘Ｌｏｗ’レベルへの変化を加速す
る。
【０００７】このように、‘Ｌｏｗ’レベルのイネーブ
ル信号ＥＮが入力された信号変化加速バス駆動回路は、
前記ＮＡＮＤ出力、前記ＮＯＲ出力によるパルス生成期
間において前記バスの信号遷移を加速するように機能す
る。
ル信号ＥＮが入力された信号変化加速バス駆動回路は、
前記ＮＡＮＤ出力、前記ＮＯＲ出力によるパルス生成期
間において前記バスの信号遷移を加速するように機能す
る。
【０００８】
【発明が解決しようとする課題】従来の信号変化加速バ
ス駆動回路は、以上のように構成されていたので、遅延
回路１０７，１０９によるゲート遅延で加速期間を決め
ていることから適当な加速期間を個別に設定する必要が
あり回路設計が複雑化する課題があった。また、遅延回
路１０７，１０９において必要な遅延量を発生させるた
め複数のインバータ回路を直列に接続する必要があり回
路規模が増加する課題があった。
ス駆動回路は、以上のように構成されていたので、遅延
回路１０７，１０９によるゲート遅延で加速期間を決め
ていることから適当な加速期間を個別に設定する必要が
あり回路設計が複雑化する課題があった。また、遅延回
路１０７，１０９において必要な遅延量を発生させるた
め複数のインバータ回路を直列に接続する必要があり回
路規模が増加する課題があった。
【０００９】本発明は上記のような課題を解決するため
にされたものであり、本発明の目的は、設計が容易な信
号変化加速バス駆動回路を提供することにある。また本
発明の他の目的は、回路規模の小さい信号変化加速バス
駆動回路を提供することにある。
にされたものであり、本発明の目的は、設計が容易な信
号変化加速バス駆動回路を提供することにある。また本
発明の他の目的は、回路規模の小さい信号変化加速バス
駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る信号変化加
速バス駆動回路は、バス出力信号をバスへ出力する出力
回路と、該出力回路による前記バス出力信号の前記バス
への出力を、制御信号をもとに制御するバス出力制御回
路と、前記制御信号と、前記バスの電圧レベルが変化す
るときの変化前および変化後の前記バスの電圧レベルの
状態とをもとに前記出力回路を制御し、前記バスの電圧
レベルの変化を加速させる信号変化加速制御回路とを備
えたことを特徴とする。
速バス駆動回路は、バス出力信号をバスへ出力する出力
回路と、該出力回路による前記バス出力信号の前記バス
への出力を、制御信号をもとに制御するバス出力制御回
路と、前記制御信号と、前記バスの電圧レベルが変化す
るときの変化前および変化後の前記バスの電圧レベルの
状態とをもとに前記出力回路を制御し、前記バスの電圧
レベルの変化を加速させる信号変化加速制御回路とを備
えたことを特徴とする。
【００１１】本発明の信号変化加速バス駆動回路は、出
力回路によるバス出力信号のバスへの出力を制御する制
御信号と、前記バスの電圧レベルが変化するときの変化
前および変化後の前記バスの電圧レベルの状態とをもと
に前記出力回路を制御する。この場合、前記制御信号に
より前記出力回路が制御されて前記バス出力信号をバス
へ出力していないときであって、前記変化前と前記変化
後の前記バスの電圧レベルが異なっていると、前記バス
の電圧レベルの変化を遅延回路により遅延させることな
く、前記バスの前記変化後の電圧レベルが安定状態にな
るまでの過程における変化を加速させるため、前記遅延
回路などを用いない分、回路設計の容易化および回路規
模の削減が可能になる。
力回路によるバス出力信号のバスへの出力を制御する制
御信号と、前記バスの電圧レベルが変化するときの変化
前および変化後の前記バスの電圧レベルの状態とをもと
に前記出力回路を制御する。この場合、前記制御信号に
より前記出力回路が制御されて前記バス出力信号をバス
へ出力していないときであって、前記変化前と前記変化
後の前記バスの電圧レベルが異なっていると、前記バス
の電圧レベルの変化を遅延回路により遅延させることな
く、前記バスの前記変化後の電圧レベルが安定状態にな
るまでの過程における変化を加速させるため、前記遅延
回路などを用いない分、回路設計の容易化および回路規
模の削減が可能になる。
【００１２】
【発明の実施の形態】以下、本発明の実施の一形態につ
いて説明する。図１は、本発明の第１の実施の形態の信
号変化加速バス駆動回路の構成を示すブロック図であ
る。本信号変化加速バス駆動回路５０は、Ｈｉｇｈレベ
ル駆動手段１とＬｏｗレベル駆動手段２と、記憶手段３
と、制御手段４を有している。Ｈｉｇｈレベル駆動手段
１は、バスのレベル状態を‘Ｈｉｇｈ’レベルに駆動す
るものである。Ｌｏｗレベル駆動手段２は、バスのレベ
ル状態を‘Ｌｏｗ’レベルに駆動するものである。
いて説明する。図１は、本発明の第１の実施の形態の信
号変化加速バス駆動回路の構成を示すブロック図であ
る。本信号変化加速バス駆動回路５０は、Ｈｉｇｈレベ
ル駆動手段１とＬｏｗレベル駆動手段２と、記憶手段３
と、制御手段４を有している。Ｈｉｇｈレベル駆動手段
１は、バスのレベル状態を‘Ｈｉｇｈ’レベルに駆動す
るものである。Ｌｏｗレベル駆動手段２は、バスのレベ
ル状態を‘Ｌｏｗ’レベルに駆動するものである。
【００１３】記憶手段３は、クロック信号ＣＬＫにより
バス状態信号ＢＵＳの保持し、更新するものである。制
御手段４は、データ信号ＩＮ、イネーブル信号ＥＮ、バ
ス状態信号ＢＵＳ、および記憶手段３の出力により前記
Ｈｉｇｈレベル駆動手段１、Ｌｏｗレベル駆動手段２を
制御するものである。この制御手段４は、前記イネーブ
ル信号ＥＮが‘Ｈｉｇｈ’レベルのときに前記データ信
号ＩＮが‘Ｌｏｗ’レベルであると、前記Ｌｏｗレベル
駆動手段２を動作させてバス状態信号ＢＵＳを‘Ｌｏ
ｗ’レベルにする。また、前記データ信号ＩＮが‘Ｈｉ
ｇｈ’レベルであると前記Ｈｉｇｈレベル駆動手段１を
動作させてバス状態信号ＢＵＳを‘Ｈｉｇｈ’レベルに
する。また、前記イネーブル信号ＥＮが‘Ｌｏｗ’レベ
ルのときには、前記データ信号ＩＮに関わらず、バス状
態信号ＢＵＳの立ち下がりに対し前記‘Ｌｏｗ’レベル
駆動手段２を動作させてバス状態信号ＢＵＳの立ち下が
りを加速させる。また、バス状態信号ＢＵＳが立ち上が
ると前記Ｈｉｇｈレベル駆動手段１を動作させてバス状
態信号ＢＵＳの立ち上がりを加速させる。
バス状態信号ＢＵＳの保持し、更新するものである。制
御手段４は、データ信号ＩＮ、イネーブル信号ＥＮ、バ
ス状態信号ＢＵＳ、および記憶手段３の出力により前記
Ｈｉｇｈレベル駆動手段１、Ｌｏｗレベル駆動手段２を
制御するものである。この制御手段４は、前記イネーブ
ル信号ＥＮが‘Ｈｉｇｈ’レベルのときに前記データ信
号ＩＮが‘Ｌｏｗ’レベルであると、前記Ｌｏｗレベル
駆動手段２を動作させてバス状態信号ＢＵＳを‘Ｌｏ
ｗ’レベルにする。また、前記データ信号ＩＮが‘Ｈｉ
ｇｈ’レベルであると前記Ｈｉｇｈレベル駆動手段１を
動作させてバス状態信号ＢＵＳを‘Ｈｉｇｈ’レベルに
する。また、前記イネーブル信号ＥＮが‘Ｌｏｗ’レベ
ルのときには、前記データ信号ＩＮに関わらず、バス状
態信号ＢＵＳの立ち下がりに対し前記‘Ｌｏｗ’レベル
駆動手段２を動作させてバス状態信号ＢＵＳの立ち下が
りを加速させる。また、バス状態信号ＢＵＳが立ち上が
ると前記Ｈｉｇｈレベル駆動手段１を動作させてバス状
態信号ＢＵＳの立ち上がりを加速させる。
【００１４】図２は、図１に示した本実施の形態の信号
変化加速バス駆動回路５０の具体的な回路構成を示す回
路図である。図１と図２の対比により、この信号変化加
速バス駆動回路は、Ｈｉｇｈレベル駆動回路１がｐＭＯ
Ｓトランジスタ１１、Ｌｏｗレベル駆動回路２がｎＭＯ
Ｓトランジスタ１２を備えている。また、記憶手段３
は、クロック信号ＣＬＫとバス状態信号ＢＵＳを入力と
して、前記クロック信号ＣＬＫの立ち上がりでバス状態
信号ＢＵＳを保持しクロック信号が入力されるたびにバ
スのレベル状態を保持更新するレジスタ１３と、レジス
タ１３の出力を反転させるインバータ回路１４を備えて
いる。
変化加速バス駆動回路５０の具体的な回路構成を示す回
路図である。図１と図２の対比により、この信号変化加
速バス駆動回路は、Ｈｉｇｈレベル駆動回路１がｐＭＯ
Ｓトランジスタ１１、Ｌｏｗレベル駆動回路２がｎＭＯ
Ｓトランジスタ１２を備えている。また、記憶手段３
は、クロック信号ＣＬＫとバス状態信号ＢＵＳを入力と
して、前記クロック信号ＣＬＫの立ち上がりでバス状態
信号ＢＵＳを保持しクロック信号が入力されるたびにバ
スのレベル状態を保持更新するレジスタ１３と、レジス
タ１３の出力を反転させるインバータ回路１４を備えて
いる。
【００１５】制御手段４は、イネーブル信号ＥＮとデー
タ信号ＩＮと前記インバータ回路１４の出力をもとに、
ｐＭＯＳトランジスタ１１のゲートへ供給する制御信号
を生成するｐＭＯＳトランジスタ制御回路およおびｎＭ
ＯＳトランジスタ１２のゲートへ供給する制御信号を生
成するｎＭＯＳトランジスタ制御回路を備えている。ｐ
ＭＯＳトランジスタ制御回路は、イネーブル信号ＥＮと
データ信号ＩＮが入力されるＡＮＤ回路１５と、前記イ
ンバータ回路１４の出力端子が一方の入力端子へ接続さ
れ、他方の入力端子にはバス状態信号ＢＵＳが入力され
るＡＮＤ回路１６と、ＡＮＤ回路１５，１６の出力端子
がそれぞれの入力端子へ接続されたＮＯＲ回路１７を備
えている。 ＯＲ回路１７の出力端子はｐＭＯＳトラン
ジスタ１１のゲート端子へ接続されている。
タ信号ＩＮと前記インバータ回路１４の出力をもとに、
ｐＭＯＳトランジスタ１１のゲートへ供給する制御信号
を生成するｐＭＯＳトランジスタ制御回路およおびｎＭ
ＯＳトランジスタ１２のゲートへ供給する制御信号を生
成するｎＭＯＳトランジスタ制御回路を備えている。ｐ
ＭＯＳトランジスタ制御回路は、イネーブル信号ＥＮと
データ信号ＩＮが入力されるＡＮＤ回路１５と、前記イ
ンバータ回路１４の出力端子が一方の入力端子へ接続さ
れ、他方の入力端子にはバス状態信号ＢＵＳが入力され
るＡＮＤ回路１６と、ＡＮＤ回路１５，１６の出力端子
がそれぞれの入力端子へ接続されたＮＯＲ回路１７を備
えている。 ＯＲ回路１７の出力端子はｐＭＯＳトラン
ジスタ１１のゲート端子へ接続されている。
【００１６】ｎＭＯＳトランジスタ制御回路は、イネー
ブル信号ＥＮを反転させるインバータ回路２１と、イン
バータ回路２１の出力端子が一方の入力端子へ接続さ
れ、他方の入力端子にはデータ信号ＩＮが入力されるＯ
Ｒ回路１９と、インバータ回路１４の出力端子が一方の
入力端子へ接続され、他方の入力端子にはバス状態信号
ＢＵＳが入力されるＯＲ回路２２と、ＯＲ回路１９とＯ
Ｒ回路２２の各出力端子がそれぞれの入力端子へ接続さ
れたＮＡＮＤ回路２０を備えている。ＮＡＮＤ回路２０
の出力端子はｎＭＯＳトランジスタ１２のゲート端子へ
接続されている。
ブル信号ＥＮを反転させるインバータ回路２１と、イン
バータ回路２１の出力端子が一方の入力端子へ接続さ
れ、他方の入力端子にはデータ信号ＩＮが入力されるＯ
Ｒ回路１９と、インバータ回路１４の出力端子が一方の
入力端子へ接続され、他方の入力端子にはバス状態信号
ＢＵＳが入力されるＯＲ回路２２と、ＯＲ回路１９とＯ
Ｒ回路２２の各出力端子がそれぞれの入力端子へ接続さ
れたＮＡＮＤ回路２０を備えている。ＮＡＮＤ回路２０
の出力端子はｎＭＯＳトランジスタ１２のゲート端子へ
接続されている。
【００１７】次に、図１および図２を参照して本信号変
化加速バス駆動回路の動作を説明する。本信号変化加速
バス駆動回路は、バスレベルである‘Ｈｉｇｈ’レベル
をｐＭＯＳトランジスタ１１をオンすることで駆動し、
‘Ｌｏｗ’レベルをｎＭＯＳトランジスタ１２をオンす
ることにより駆動する。ｐＭＯＳトランジスタ１１は、
データ信号ＩＮと、イネーブル信号ＥＮと、バス状態信
号ＢＵＳと、バス状態信号ＢＵＳを入力としたクロック
信号ＣＬＫにより制御されるレジスタ１３の出力を反転
させるインバータ回路１４の出力信号とを入力とする前
記ｐＭＯＳトランジスタ制御回路のＡＮＤ−ＮＯＲ出力
により制御される。
化加速バス駆動回路の動作を説明する。本信号変化加速
バス駆動回路は、バスレベルである‘Ｈｉｇｈ’レベル
をｐＭＯＳトランジスタ１１をオンすることで駆動し、
‘Ｌｏｗ’レベルをｎＭＯＳトランジスタ１２をオンす
ることにより駆動する。ｐＭＯＳトランジスタ１１は、
データ信号ＩＮと、イネーブル信号ＥＮと、バス状態信
号ＢＵＳと、バス状態信号ＢＵＳを入力としたクロック
信号ＣＬＫにより制御されるレジスタ１３の出力を反転
させるインバータ回路１４の出力信号とを入力とする前
記ｐＭＯＳトランジスタ制御回路のＡＮＤ−ＮＯＲ出力
により制御される。
【００１８】また、ｎＭＯＳトランジスタ１２は、デー
タ信号ＩＮと、イネーブル信号ＥＮのインバータ回路２
１による反転出力信号と、バス状態信号ＢＵＳと、バス
状態信号ＢＵＳを入力としてクロック信号ＣＬＫにより
制御されるレジスタ１３の出力を反転させるインバータ
回路１４の出力信号とを入力とする前記ｎＭＯＳトラン
ジスタ制御回路のＯＲ−ＮＡＮＤ出力により制御され
る。
タ信号ＩＮと、イネーブル信号ＥＮのインバータ回路２
１による反転出力信号と、バス状態信号ＢＵＳと、バス
状態信号ＢＵＳを入力としてクロック信号ＣＬＫにより
制御されるレジスタ１３の出力を反転させるインバータ
回路１４の出力信号とを入力とする前記ｎＭＯＳトラン
ジスタ制御回路のＯＲ−ＮＡＮＤ出力により制御され
る。
【００１９】これら、ｐＭＯＳトランジスタ１１とｎＭ
ＯＳトランジスタ１２は、イネーブル信号ＥＮが‘Ｈｉ
ｇｈ’レベルのときにデータ信号ＩＮに応じてオン／オ
フが制御され、データ信号ＩＮが‘Ｈｉｇｈ’レベルの
ときにはｐＭＯＳトランジスタ１１はオン、ｎＭＯＳト
ランジスタ１２はオフに制御される。また、データ信号
ＩＮが‘Ｌｏｗ’レベルのときにはｐＭＯＳトランジス
タ１１はオフ、ｎＭＯＳトランジスタ１２はオンに制御
される。
ＯＳトランジスタ１２は、イネーブル信号ＥＮが‘Ｈｉ
ｇｈ’レベルのときにデータ信号ＩＮに応じてオン／オ
フが制御され、データ信号ＩＮが‘Ｈｉｇｈ’レベルの
ときにはｐＭＯＳトランジスタ１１はオン、ｎＭＯＳト
ランジスタ１２はオフに制御される。また、データ信号
ＩＮが‘Ｌｏｗ’レベルのときにはｐＭＯＳトランジス
タ１１はオフ、ｎＭＯＳトランジスタ１２はオンに制御
される。
【００２０】また、イネーブル信号ＥＮが‘Ｌｏｗ’レ
ベルのときには、ＡＮＤ回路１５の出力は‘Ｌｏｗ’レ
ベルに固定され、ＯＲ回路１９の出力は‘Ｈｉｇｈ’レ
ベルに固定される。レジスタに保持されたバス状態信号
ＢＵＳが‘Ｌｏｗ’レベルであるとインバータ回路１４
の出力は‘Ｈｉｇｈ’レベルになっており、ＡＮＤ回路
１６およびＯＲ回路２２の一方の入力端子へ供給されて
いる。この状態でバスから直接供給されるバス状態信号
ＢＵＳは、ＡＮＤ回路１６およびＯＲ回路２２の他方の
入力端子へ供給される。前記バス状態信号ＢＵＳが‘Ｌ
ｏｗ’レベルであれば、ＡＮＤ回路１６の出力は‘Ｌｏ
ｗ’レベル、ＮＯＲ回路１７の出力は‘Ｈｉｇｈ’レベ
ルであり、ｐＭＯＳトランジスタ１１はオフである。ま
たＯＲ回路２２の出力は‘Ｈｉｇｈ’レベル、ＯＲ回路
１９の出力も‘Ｈｉｇｈ’レベルであり、ＮＡＮＤ回路
２０の出力は‘Ｌｏｗ’レベルであり、ｎＭＯＳトラン
ジスタ１２もオフである。
ベルのときには、ＡＮＤ回路１５の出力は‘Ｌｏｗ’レ
ベルに固定され、ＯＲ回路１９の出力は‘Ｈｉｇｈ’レ
ベルに固定される。レジスタに保持されたバス状態信号
ＢＵＳが‘Ｌｏｗ’レベルであるとインバータ回路１４
の出力は‘Ｈｉｇｈ’レベルになっており、ＡＮＤ回路
１６およびＯＲ回路２２の一方の入力端子へ供給されて
いる。この状態でバスから直接供給されるバス状態信号
ＢＵＳは、ＡＮＤ回路１６およびＯＲ回路２２の他方の
入力端子へ供給される。前記バス状態信号ＢＵＳが‘Ｌ
ｏｗ’レベルであれば、ＡＮＤ回路１６の出力は‘Ｌｏ
ｗ’レベル、ＮＯＲ回路１７の出力は‘Ｈｉｇｈ’レベ
ルであり、ｐＭＯＳトランジスタ１１はオフである。ま
たＯＲ回路２２の出力は‘Ｈｉｇｈ’レベル、ＯＲ回路
１９の出力も‘Ｈｉｇｈ’レベルであり、ＮＡＮＤ回路
２０の出力は‘Ｌｏｗ’レベルであり、ｎＭＯＳトラン
ジスタ１２もオフである。
【００２１】一方、前記バス状態信号ＢＵＳが‘Ｌｏ
ｗ’レベルから‘Ｈｉｇｈ’レベルへ変化すると、ＡＮ
Ｄ回路１６の出力は‘Ｈｉｇｈ’レベル、ＮＯＲ回路１
７の出力は‘Ｌｏｗ’レベルになって、ｐＭＯＳトラン
ジスタ１１をオンさせ、バスの‘Ｌｏｗ’レベルから
‘Ｈｉｇｈ’レベルへの変化を加速させる。なお、前記
バス状態信号ＢＵＳが‘Ｌｏｗ’レベルから‘Ｈｉｇ
ｈ’レベルへ変化したとき、ＯＲ回路２２の出力は‘Ｈ
ｉｇｈ’レベル、ＯＲ回路１９の出力は‘Ｈｉｇｈ’レ
ベルであり、ＮＡＮＤ回路２０の出力は‘Ｌｏｗ’レベ
ルであって、ｎＭＯＳトランジスタ１２はオフである。
ｗ’レベルから‘Ｈｉｇｈ’レベルへ変化すると、ＡＮ
Ｄ回路１６の出力は‘Ｈｉｇｈ’レベル、ＮＯＲ回路１
７の出力は‘Ｌｏｗ’レベルになって、ｐＭＯＳトラン
ジスタ１１をオンさせ、バスの‘Ｌｏｗ’レベルから
‘Ｈｉｇｈ’レベルへの変化を加速させる。なお、前記
バス状態信号ＢＵＳが‘Ｌｏｗ’レベルから‘Ｈｉｇ
ｈ’レベルへ変化したとき、ＯＲ回路２２の出力は‘Ｈ
ｉｇｈ’レベル、ＯＲ回路１９の出力は‘Ｈｉｇｈ’レ
ベルであり、ＮＡＮＤ回路２０の出力は‘Ｌｏｗ’レベ
ルであって、ｎＭＯＳトランジスタ１２はオフである。
【００２２】また、イネーブル信号ＥＮが‘Ｌｏｗ’レ
ベルのときには、ＡＮＤ回路１５の出力は‘Ｌｏｗ’レ
ベルに固定され、ＯＲ回路１９の出力は‘Ｈｉｇｈ’レ
ベルに固定されるため、レジスタ１３に保持されたバス
状態信号ＢＵＳが‘Ｈｉｇｈ’レベルであるとインバー
タ回路１４の出力は‘Ｌｏｗ’レベルになっており、Ａ
ＮＤ回路１６およびＯＲ回路２２の一方の入力端子へ供
給されており、この状態でバスから直接供給されるバス
状態信号ＢＵＳは、ＡＮＤ回路１６およびＯＲ回路２２
の他方の入力端子へ供給されるため、前記バスから直接
供給されるバス状態信号ＢＵＳが‘Ｈｉｇｈ’レベルで
あれば、ＡＮＤ回路１６の出力は‘Ｌｏｗ’レベルであ
り、またＡＮＤ回路１５の出力は‘Ｌｏｗ’レベルであ
るから、ＮＯＲ回路１７の出力は‘Ｈｉｇｈ’レベルで
あり、ｐＭＯＳトランジスタ１１はオフである。またＯ
Ｒ回路２２の出力は‘Ｈｉｇｈ’レベル、ＯＲ回路１９
の出力は‘Ｈｉｇｈ’レベルであり、ＮＡＮＤ回路２０
の出力は‘Ｌｏｗ’レベルとなり、ｎＭＯＳトランジス
タ１２もオフである。
ベルのときには、ＡＮＤ回路１５の出力は‘Ｌｏｗ’レ
ベルに固定され、ＯＲ回路１９の出力は‘Ｈｉｇｈ’レ
ベルに固定されるため、レジスタ１３に保持されたバス
状態信号ＢＵＳが‘Ｈｉｇｈ’レベルであるとインバー
タ回路１４の出力は‘Ｌｏｗ’レベルになっており、Ａ
ＮＤ回路１６およびＯＲ回路２２の一方の入力端子へ供
給されており、この状態でバスから直接供給されるバス
状態信号ＢＵＳは、ＡＮＤ回路１６およびＯＲ回路２２
の他方の入力端子へ供給されるため、前記バスから直接
供給されるバス状態信号ＢＵＳが‘Ｈｉｇｈ’レベルで
あれば、ＡＮＤ回路１６の出力は‘Ｌｏｗ’レベルであ
り、またＡＮＤ回路１５の出力は‘Ｌｏｗ’レベルであ
るから、ＮＯＲ回路１７の出力は‘Ｈｉｇｈ’レベルで
あり、ｐＭＯＳトランジスタ１１はオフである。またＯ
Ｒ回路２２の出力は‘Ｈｉｇｈ’レベル、ＯＲ回路１９
の出力は‘Ｈｉｇｈ’レベルであり、ＮＡＮＤ回路２０
の出力は‘Ｌｏｗ’レベルとなり、ｎＭＯＳトランジス
タ１２もオフである。
【００２３】また、レジスタ１３に保持されたバス状態
信号ＢＵＳが‘Ｈｉｇｈ’レベルであるときに、前記バ
スから直接供給されるバス状態信号ＢＵＳが‘Ｈｉｇ
ｈ’レベルから‘Ｌｏｗ’レベルへ変化した場合、ＡＮ
Ｄ回路１６の出力は‘Ｌｏｗ’レベル、またＡＮＤ回路
１５の出力も‘Ｌｏｗ’レベルであるから、ＮＯＲ回路
１７の出力は‘Ｈｉｇｈ’レベルであって、ｐＭＯＳト
ランジスタ１１はオフ状態を継続する。また、ＯＲ回路
２２の出力は‘Ｌｏｗ’レベル、ＯＲ回路１９の出力は
‘Ｈｉｇｈ’レベル、ＮＡＮＤ回路２０の出力は‘Ｈｉ
ｇｈ’レベルであり、ｎＭＯＳトランジスタ１２をオン
させ、バスの‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’レベル
への変化を加速させる。
信号ＢＵＳが‘Ｈｉｇｈ’レベルであるときに、前記バ
スから直接供給されるバス状態信号ＢＵＳが‘Ｈｉｇ
ｈ’レベルから‘Ｌｏｗ’レベルへ変化した場合、ＡＮ
Ｄ回路１６の出力は‘Ｌｏｗ’レベル、またＡＮＤ回路
１５の出力も‘Ｌｏｗ’レベルであるから、ＮＯＲ回路
１７の出力は‘Ｈｉｇｈ’レベルであって、ｐＭＯＳト
ランジスタ１１はオフ状態を継続する。また、ＯＲ回路
２２の出力は‘Ｌｏｗ’レベル、ＯＲ回路１９の出力は
‘Ｈｉｇｈ’レベル、ＮＡＮＤ回路２０の出力は‘Ｈｉ
ｇｈ’レベルであり、ｎＭＯＳトランジスタ１２をオン
させ、バスの‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’レベル
への変化を加速させる。
【００２４】図３は、図２に示す信号変化加速バス駆動
回路５０を複数、バス３０へ接続したときの回路図であ
る。符号５０ａ，５０ｂ，５０ｃ，５０ｄはバス３０へ
接続された信号変化加速バス駆動回路であり、図２に示
す回路構成と同一の構成を有している。ＩＮ＿０は信号
変化加速バス駆動回路５０ａへ供給されるデータ信号、
ＩＮ＿１は信号変化加速バス駆動回路５０ｄへ供給され
るデータ信号、ＥＮ＿０は信号変化加速バス駆動回路５
０ａへ供給されるイネーブル信号 、ＥＮ＿１は信号変
化加速バス駆動回路５０ｄへ供給されるイネーブル信号
である。信号変化加速バス駆動回路５０ｂ，５０ｃにつ
いてのデータ信号とイネーブル信号は‘Ｌｏｗ’レベル
に固定されている。
回路５０を複数、バス３０へ接続したときの回路図であ
る。符号５０ａ，５０ｂ，５０ｃ，５０ｄはバス３０へ
接続された信号変化加速バス駆動回路であり、図２に示
す回路構成と同一の構成を有している。ＩＮ＿０は信号
変化加速バス駆動回路５０ａへ供給されるデータ信号、
ＩＮ＿１は信号変化加速バス駆動回路５０ｄへ供給され
るデータ信号、ＥＮ＿０は信号変化加速バス駆動回路５
０ａへ供給されるイネーブル信号 、ＥＮ＿１は信号変
化加速バス駆動回路５０ｄへ供給されるイネーブル信号
である。信号変化加速バス駆動回路５０ｂ，５０ｃにつ
いてのデータ信号とイネーブル信号は‘Ｌｏｗ’レベル
に固定されている。
【００２５】次に、図２に示す信号変化加速バス駆動回
路を図３に示すようにバスへ接続したときの動作につい
て説明する。図４は、図３に示すクロック信号ＣＬＫ、
データ信号ＩＮ＿０、データ信号ＩＮ＿１、イネーブル
信号ＥＮ＿０、イネーブル信号ＥＮ＿１、信号変化加速
バス駆動回路５０ａのｐＭＯＳトランジスタ１１のゲー
ト入力信号ＥＮＰ＿０、ｎＭＯＳトランジスタ１２のゲ
ート入力信号ＥＮＮ＿０、バス状態信号ＢＵＳを示すタ
イミングチャートである。このタイミングチャートに示
すように、クロック信号ＣＬＫの立ち上がりでデータ信
号ＩＮ＿０、データ信号ＩＮ＿１とイネーブル信号ＥＮ
＿０，イネーブル信号ＥＮ＿１とレジスタ１３の保持内
容およびその出力信号が変化し、イネーブル信号ＥＮ＿
０が‘Ｈｉｇｈ’レベルの信号変化加速バス駆動回路５
０ａの出力、すなわち信号変化加速バス駆動回路５０ａ
へ供給されるデータ信号ＩＮ＿０に従いバス３０のレベ
ルが決定される。
路を図３に示すようにバスへ接続したときの動作につい
て説明する。図４は、図３に示すクロック信号ＣＬＫ、
データ信号ＩＮ＿０、データ信号ＩＮ＿１、イネーブル
信号ＥＮ＿０、イネーブル信号ＥＮ＿１、信号変化加速
バス駆動回路５０ａのｐＭＯＳトランジスタ１１のゲー
ト入力信号ＥＮＰ＿０、ｎＭＯＳトランジスタ１２のゲ
ート入力信号ＥＮＮ＿０、バス状態信号ＢＵＳを示すタ
イミングチャートである。このタイミングチャートに示
すように、クロック信号ＣＬＫの立ち上がりでデータ信
号ＩＮ＿０、データ信号ＩＮ＿１とイネーブル信号ＥＮ
＿０，イネーブル信号ＥＮ＿１とレジスタ１３の保持内
容およびその出力信号が変化し、イネーブル信号ＥＮ＿
０が‘Ｈｉｇｈ’レベルの信号変化加速バス駆動回路５
０ａの出力、すなわち信号変化加速バス駆動回路５０ａ
へ供給されるデータ信号ＩＮ＿０に従いバス３０のレベ
ルが決定される。
【００２６】イネーブル信号ＥＮが‘Ｈｉｇｈ’レベル
になるのは、前記各信号変化加速バス駆動回路のうちの
１つの信号変化加速バス駆動回路のみであり、図４に示
すタイミングチャートでは、信号変化加速バス駆動回路
５０ａのイネーブル信号ＥＮ＿０のみが最初‘Ｈｉｇ
ｈ’レベルになっており、他の信号変化加速バス駆動回
路のイネーブル信号ＥＮ＿１、イネーブル信号ＥＮ＿
２、イネーブル信号ＥＮ＿３は‘Ｌｏｗ’レベルであ
る。信号変化加速バス駆動回路５０ａへ供給されるデー
タ信号ＩＮ＿０が時刻ｔ０で‘Ｌｏｗ’レベルから‘Ｈ
ｉｇｈ’レベルへ変化すると、図２に示す信号変化加速
バス駆動回路５０ａのｐＭＯＳトランジスタ１１がオン
となりバスレベルが‘Ｈｉｇｈ’レベルへ変化するが、
前記図２で説明したようにイネーブル信号ＥＮが‘Ｌｏ
ｗ’レベルである他の信号変化加速バス駆動回路５０
ｂ，５０ｃ，５０ｄのｐＭＯＳトランジスタ１１もオン
となり、図４の（Ｆ）に示すように前記信号変化加速バ
ス駆動回路５０ａのデータ信号ＩＮ＿０により‘Ｌｏ
ｗ’レベルから‘Ｈｉｇｈ’レベルへ変化するバスレベ
ルの立ち上がりを加速する。
になるのは、前記各信号変化加速バス駆動回路のうちの
１つの信号変化加速バス駆動回路のみであり、図４に示
すタイミングチャートでは、信号変化加速バス駆動回路
５０ａのイネーブル信号ＥＮ＿０のみが最初‘Ｈｉｇ
ｈ’レベルになっており、他の信号変化加速バス駆動回
路のイネーブル信号ＥＮ＿１、イネーブル信号ＥＮ＿
２、イネーブル信号ＥＮ＿３は‘Ｌｏｗ’レベルであ
る。信号変化加速バス駆動回路５０ａへ供給されるデー
タ信号ＩＮ＿０が時刻ｔ０で‘Ｌｏｗ’レベルから‘Ｈ
ｉｇｈ’レベルへ変化すると、図２に示す信号変化加速
バス駆動回路５０ａのｐＭＯＳトランジスタ１１がオン
となりバスレベルが‘Ｈｉｇｈ’レベルへ変化するが、
前記図２で説明したようにイネーブル信号ＥＮが‘Ｌｏ
ｗ’レベルである他の信号変化加速バス駆動回路５０
ｂ，５０ｃ，５０ｄのｐＭＯＳトランジスタ１１もオン
となり、図４の（Ｆ）に示すように前記信号変化加速バ
ス駆動回路５０ａのデータ信号ＩＮ＿０により‘Ｌｏ
ｗ’レベルから‘Ｈｉｇｈ’レベルへ変化するバスレベ
ルの立ち上がりを加速する。
【００２７】また、信号変化加速バス駆動回路５０ａへ
供給されるデータ信号ＩＮ＿０が‘Ｈｉｇｈ’レベルか
ら‘Ｌｏｗ’レベルへ変化すると、図２に示す信号変化
加速バス駆動回路５０ａのｎＭＯＳトランジスタ１２が
オンとなりバスレベルが‘Ｌｏｗ’レベルへ変化する
が、前記図２で説明したようにイネーブル信号ＥＮが
‘Ｌｏｗ’レベルである他の信号変化加速バス駆動回路
５０ｂ，５０ｃ，５０ｄのｎＭＯＳトランジスタ１２も
オンとなり、前記信号変化加速バス駆動回路５０ａのデ
ータ信号ＩＮ＿０により‘Ｈｉｇｈ’レベルから‘Ｌｏ
ｗ’レベルへ変化するバスレベルの立ち下がりを加速す
る。
供給されるデータ信号ＩＮ＿０が‘Ｈｉｇｈ’レベルか
ら‘Ｌｏｗ’レベルへ変化すると、図２に示す信号変化
加速バス駆動回路５０ａのｎＭＯＳトランジスタ１２が
オンとなりバスレベルが‘Ｌｏｗ’レベルへ変化する
が、前記図２で説明したようにイネーブル信号ＥＮが
‘Ｌｏｗ’レベルである他の信号変化加速バス駆動回路
５０ｂ，５０ｃ，５０ｄのｎＭＯＳトランジスタ１２も
オンとなり、前記信号変化加速バス駆動回路５０ａのデ
ータ信号ＩＮ＿０により‘Ｈｉｇｈ’レベルから‘Ｌｏ
ｗ’レベルへ変化するバスレベルの立ち下がりを加速す
る。
【００２８】なお、信号変化加速バス駆動回路５０ｄの
イネーブル信号ＥＮ＿１が‘Ｈｉｇｈ’レベルのとき
は、信号変化加速バス駆動回路５０ｄへ供給されるデー
タ信号ＩＮ＿１に従いバスレベルが決定されるが、他の
信号変化加速バス駆動回路のイネーブル信号ＥＮは‘Ｌ
ｏｗ’レベルであるから、信号変化加速バス駆動回路５
０ｄのデータ信号ＩＮ＿１が‘Ｈｉｇｈ’レベルから
‘Ｌｏｗ’レベルになると、他の信号変化加速バス駆動
回路のｎＭＯＳトランジスタ１２がオンとなり、信号変
化加速バス駆動回路５０ｄによるバスレベルの‘Ｈｉｇ
ｈ’レベルから‘Ｌｏｗ’レベルへの変化を加速する。
イネーブル信号ＥＮ＿１が‘Ｈｉｇｈ’レベルのとき
は、信号変化加速バス駆動回路５０ｄへ供給されるデー
タ信号ＩＮ＿１に従いバスレベルが決定されるが、他の
信号変化加速バス駆動回路のイネーブル信号ＥＮは‘Ｌ
ｏｗ’レベルであるから、信号変化加速バス駆動回路５
０ｄのデータ信号ＩＮ＿１が‘Ｈｉｇｈ’レベルから
‘Ｌｏｗ’レベルになると、他の信号変化加速バス駆動
回路のｎＭＯＳトランジスタ１２がオンとなり、信号変
化加速バス駆動回路５０ｄによるバスレベルの‘Ｈｉｇ
ｈ’レベルから‘Ｌｏｗ’レベルへの変化を加速する。
【００２９】以上のように、この実施の形態によれば、
バスレベルの‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’レベル
への立ち下がり変化、または‘Ｌｏｗ’レベルから‘Ｈ
ｉｇｈ’レベルへの立ち上がり変化を、クロック信号Ｃ
ＬＫに同期して、ＡＮＤ回路１５，１６とＮＯＲ回路１
７の組み合わせからなるｎＭＯＳトランジスタ制御回
路、ＯＲ回路１９，２２とＮＡＮＤ回路２０の組み合わ
せからなるｐＭＯＳトランジスタ制御回路により加速す
ることが出来、従来のようにインバータ回路による遅延
回路を備える必要がなくなり、回路設計が容易になり、
回路規模の削減が可能になる。
バスレベルの‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’レベル
への立ち下がり変化、または‘Ｌｏｗ’レベルから‘Ｈ
ｉｇｈ’レベルへの立ち上がり変化を、クロック信号Ｃ
ＬＫに同期して、ＡＮＤ回路１５，１６とＮＯＲ回路１
７の組み合わせからなるｎＭＯＳトランジスタ制御回
路、ＯＲ回路１９，２２とＮＡＮＤ回路２０の組み合わ
せからなるｐＭＯＳトランジスタ制御回路により加速す
ることが出来、従来のようにインバータ回路による遅延
回路を備える必要がなくなり、回路設計が容易になり、
回路規模の削減が可能になる。
【００３０】図５は、本発明の第２の実施の形態の信号
変化加速バス駆動回路の構成を示すブロック図である。
図５において図１と同一または相当の部分については同
一の符号を付し説明を省略する。前記第１の実施の形態
の信号変化加速バス駆動回路では、クロック信号ＣＬＫ
は外部から与えられる信号であったが、本実施の形態の
信号変化加速バス駆動回路では、クロック信号ＣＬＫは
バスレベルの立ち下がり変化および立ち上がり変化の過
程でクロック信号生成手段７１により生成される。図６
は、クロック信号生成手段７１の回路構成を示す回路図
である。このクロック信号生成手段７１は、バス状態信
号ＢＵＳを入力とする論理しきい値が‘Ｌｏｗ’レベル
とＶｄｄ／２の中間レベルの間にあるインバータ回路７
３と、論理しきい値が‘Ｈｉｇｈ’レベルと前記中間レ
ベルの間にあるインバータ回路７２と、それら２つのイ
ンバータ回路７２，７３の出力を入力とするＥＸＮＯＲ
回路７４からなり、バスレベルの立ち下がり変化および
立ち上がり変化からクロック信号ＣＬＫを生成する。
変化加速バス駆動回路の構成を示すブロック図である。
図５において図１と同一または相当の部分については同
一の符号を付し説明を省略する。前記第１の実施の形態
の信号変化加速バス駆動回路では、クロック信号ＣＬＫ
は外部から与えられる信号であったが、本実施の形態の
信号変化加速バス駆動回路では、クロック信号ＣＬＫは
バスレベルの立ち下がり変化および立ち上がり変化の過
程でクロック信号生成手段７１により生成される。図６
は、クロック信号生成手段７１の回路構成を示す回路図
である。このクロック信号生成手段７１は、バス状態信
号ＢＵＳを入力とする論理しきい値が‘Ｌｏｗ’レベル
とＶｄｄ／２の中間レベルの間にあるインバータ回路７
３と、論理しきい値が‘Ｈｉｇｈ’レベルと前記中間レ
ベルの間にあるインバータ回路７２と、それら２つのイ
ンバータ回路７２，７３の出力を入力とするＥＸＮＯＲ
回路７４からなり、バスレベルの立ち下がり変化および
立ち上がり変化からクロック信号ＣＬＫを生成する。
【００３１】次に、図６に示すクロック信号生成手段７
１の回路動作について説明する。図７に、図６における
バス状態信号ＢＵＳ、論理しきい値が‘Ｌｏｗ’レベル
とＶｄｄ／２の中間レベルの間にある低論理しきい値の
インバータ回路７３の出力ＢＵＳＢ＿Ｌ、論理しきい値
が‘Ｈｉｇｈ’レベルと前記中間レベルの間にある高論
理しきい値のインバータ回路７２の出力ＢＵＳＢ＿Ｈ、
およびＥＸＮＯＲ回路７４の出力であるクロック信号Ｃ
ＬＫを示す。図７の（Ｂ）に示すように出力ＢＵＳＢ＿
Ｌは、バスレベルの遷移の‘Ｌｏｗ’レベル近傍で変化
し、同図（Ｃ）に示すように出力ＢＵＳＢ＿Ｈはバスレ
ベルの遷移の‘Ｈｉｇｈ’レベル近傍で変化する。これ
ら出力ＢＵＳＢ＿ＬとＢＵＳＢ＿ＨのＥＸＮＯＲをとる
ことにより、バス状態信号ＢＵＳの遷移期間中に‘Ｌｏ
ｗ’レベルをクロック信号ＣＬＫとして生成する。この
クロック信号ＣＬＫを立ち上がりエッジトリガのフリッ
プフロップにより構成された記憶手段３に入力すれば、
‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベル、および‘Ｈ
ｉｇｈ’レベルから‘Ｌｏｗ’レベルへのバス信号遷移
終了直前にレジスタデータが更新されるため、加速が停
止し次の遷移に備える。
１の回路動作について説明する。図７に、図６における
バス状態信号ＢＵＳ、論理しきい値が‘Ｌｏｗ’レベル
とＶｄｄ／２の中間レベルの間にある低論理しきい値の
インバータ回路７３の出力ＢＵＳＢ＿Ｌ、論理しきい値
が‘Ｈｉｇｈ’レベルと前記中間レベルの間にある高論
理しきい値のインバータ回路７２の出力ＢＵＳＢ＿Ｈ、
およびＥＸＮＯＲ回路７４の出力であるクロック信号Ｃ
ＬＫを示す。図７の（Ｂ）に示すように出力ＢＵＳＢ＿
Ｌは、バスレベルの遷移の‘Ｌｏｗ’レベル近傍で変化
し、同図（Ｃ）に示すように出力ＢＵＳＢ＿Ｈはバスレ
ベルの遷移の‘Ｈｉｇｈ’レベル近傍で変化する。これ
ら出力ＢＵＳＢ＿ＬとＢＵＳＢ＿ＨのＥＸＮＯＲをとる
ことにより、バス状態信号ＢＵＳの遷移期間中に‘Ｌｏ
ｗ’レベルをクロック信号ＣＬＫとして生成する。この
クロック信号ＣＬＫを立ち上がりエッジトリガのフリッ
プフロップにより構成された記憶手段３に入力すれば、
‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベル、および‘Ｈ
ｉｇｈ’レベルから‘Ｌｏｗ’レベルへのバス信号遷移
終了直前にレジスタデータが更新されるため、加速が停
止し次の遷移に備える。
【００３２】図８は、本実施の形態の信号変化加速バス
駆動回路６０の構成を示す回路図である。図８におい
て、図２および図５と同一または相当の部分については
同一の符号を付し説明を省略する。次に、図８に示す信
号変化加速バス駆動回路６０の回路動作について、図８
から図１０を参照して説明する。図９に示すように、図
８で示した信号変化加速バス駆動回路と同一構成の信号
変化加速バス駆動回路６０ａ，６０ｂ，６０ｃ，６０ｄ
をバス３０を介して接続する。また、信号変化加速バス
駆動回路６０ｂ，６０ｃはデータ信号ＩＮとイネーブル
信号ＥＮを‘Ｌｏｗ’レベルに固定するためにグランド
へ接続する。
駆動回路６０の構成を示す回路図である。図８におい
て、図２および図５と同一または相当の部分については
同一の符号を付し説明を省略する。次に、図８に示す信
号変化加速バス駆動回路６０の回路動作について、図８
から図１０を参照して説明する。図９に示すように、図
８で示した信号変化加速バス駆動回路と同一構成の信号
変化加速バス駆動回路６０ａ，６０ｂ，６０ｃ，６０ｄ
をバス３０を介して接続する。また、信号変化加速バス
駆動回路６０ｂ，６０ｃはデータ信号ＩＮとイネーブル
信号ＥＮを‘Ｌｏｗ’レベルに固定するためにグランド
へ接続する。
【００３３】図１０は、本信号変化加速バス駆動回路の
動作を示すタイミングチャートであり、クロック信号Ｃ
ＬＫ、図９に示した信号変化加速バス駆動回路６０ａの
データ信号ＩＮ＿０，イネーブル信号ＥＮ＿０，信号変
化加速バス駆動回路６０ｂのデータ信号ＩＮ＿１，イネ
ーブル信号ＥＮ＿１，信号変化加速バス駆動回路６０ａ
のｐＭＯＳトランジスタ１１のゲート入力ＥＮＰ＿０，
ｎＭＯＳトランジスタ１２のゲート入力ＥＮＮ，バス状
態信号ＢＵＳを示す。
動作を示すタイミングチャートであり、クロック信号Ｃ
ＬＫ、図９に示した信号変化加速バス駆動回路６０ａの
データ信号ＩＮ＿０，イネーブル信号ＥＮ＿０，信号変
化加速バス駆動回路６０ｂのデータ信号ＩＮ＿１，イネ
ーブル信号ＥＮ＿１，信号変化加速バス駆動回路６０ａ
のｐＭＯＳトランジスタ１１のゲート入力ＥＮＰ＿０，
ｎＭＯＳトランジスタ１２のゲート入力ＥＮＮ，バス状
態信号ＢＵＳを示す。
【００３４】データ信号ＩＮ＿０，データ信号ＩＮ＿１
とイネーブル信号ＥＮ＿０，イネーブル信号ＥＮ＿１が
変化し、信号変化加速バス駆動回路６０ａのイネーブル
信号ＥＮ＿０が‘Ｈｉｇｈ’レベルのときはデータ信号
ＩＮ＿０に従ってバス３０のレベルが決定される。この
場合、各信号変化加速バス駆動回路のイネーブル信号Ｅ
Ｎのうち‘Ｈｉｇｈ’レベルになるのはただ一つであ
り、イネーブル信号ＥＮ＿０が‘Ｈｉｇｈ’レベルにな
るときには他のイネーブル信号ＥＮは‘Ｌｏｗ’レベル
であるが、イネーブル信号ＥＮ＿０が‘Ｌｏｗ’レベル
から‘Ｈｉｇｈ’レベルへ変化すると、信号変化加速バ
ス駆動回路６０ａのｐＭＯＳトランジスタ１１のゲート
入力が‘Ｌｏｗ’レベル、ｐＭＯＳトランジスタ１１は
オンになり、バスレベルは‘Ｌｏｗ’レベルから‘Ｈｉ
ｇｈ’レベルへ変化する。
とイネーブル信号ＥＮ＿０，イネーブル信号ＥＮ＿１が
変化し、信号変化加速バス駆動回路６０ａのイネーブル
信号ＥＮ＿０が‘Ｈｉｇｈ’レベルのときはデータ信号
ＩＮ＿０に従ってバス３０のレベルが決定される。この
場合、各信号変化加速バス駆動回路のイネーブル信号Ｅ
Ｎのうち‘Ｈｉｇｈ’レベルになるのはただ一つであ
り、イネーブル信号ＥＮ＿０が‘Ｈｉｇｈ’レベルにな
るときには他のイネーブル信号ＥＮは‘Ｌｏｗ’レベル
であるが、イネーブル信号ＥＮ＿０が‘Ｌｏｗ’レベル
から‘Ｈｉｇｈ’レベルへ変化すると、信号変化加速バ
ス駆動回路６０ａのｐＭＯＳトランジスタ１１のゲート
入力が‘Ｌｏｗ’レベル、ｐＭＯＳトランジスタ１１は
オンになり、バスレベルは‘Ｌｏｗ’レベルから‘Ｈｉ
ｇｈ’レベルへ変化する。
【００３５】バスレベルが‘Ｌｏｗ’レベルから‘Ｈｉ
ｇｈ’レベルへ変化すると、他の信号変化加速バス駆動
回路のｐＭＯＳトランジスタ１１もオンになり、信号変
化加速バス駆動回路６０ａによるバスレベルの‘Ｌｏ
ｗ’レベルから‘Ｈｉｇｈ’レベルへの立ち上がり変化
を加速する。一方、バスレベルが‘Ｌｏｗ’レベルから
‘Ｈｉｇｈ’レベルへ変化する過程で、他の信号変化加
速バス駆動回路のクロック信号生成手段７１が生成した
クロック信号ＣＬＫは、インバータ回路７２の論理しき
い値を越えたタイミングで図７の（Ｄ）に示すように立
ち上がる。前記他の信号変化加速バス駆動回路のレジス
タ１３はこの立ち上がりでバス３０の‘Ｈｉｇｈ’レベ
ルを取込んで保持し、レジスタ１３の保持データが‘Ｈ
ｉｇｈ’レベルに更新される。レジスタ１３の保持デー
タが‘Ｈｉｇｈ’レベルへ更新されると、前記他の信号
変化加速バス駆動回路のｐＭＯＳトランジスタ１１はオ
フになって、前記信号変化加速バス駆動回路６０ａによ
るバスレベルの‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベ
ルへの変化を加速させる作用を停止す。
ｇｈ’レベルへ変化すると、他の信号変化加速バス駆動
回路のｐＭＯＳトランジスタ１１もオンになり、信号変
化加速バス駆動回路６０ａによるバスレベルの‘Ｌｏ
ｗ’レベルから‘Ｈｉｇｈ’レベルへの立ち上がり変化
を加速する。一方、バスレベルが‘Ｌｏｗ’レベルから
‘Ｈｉｇｈ’レベルへ変化する過程で、他の信号変化加
速バス駆動回路のクロック信号生成手段７１が生成した
クロック信号ＣＬＫは、インバータ回路７２の論理しき
い値を越えたタイミングで図７の（Ｄ）に示すように立
ち上がる。前記他の信号変化加速バス駆動回路のレジス
タ１３はこの立ち上がりでバス３０の‘Ｈｉｇｈ’レベ
ルを取込んで保持し、レジスタ１３の保持データが‘Ｈ
ｉｇｈ’レベルに更新される。レジスタ１３の保持デー
タが‘Ｈｉｇｈ’レベルへ更新されると、前記他の信号
変化加速バス駆動回路のｐＭＯＳトランジスタ１１はオ
フになって、前記信号変化加速バス駆動回路６０ａによ
るバスレベルの‘Ｌｏｗ’レベルから‘Ｈｉｇｈ’レベ
ルへの変化を加速させる作用を停止す。
【００３６】また、信号変化加速バス駆動回路６０ａの
データ信号ＩＮ＿０が‘Ｈｉｇｈ’レベルから‘Ｌｏ
ｗ’レベルへ変化して、信号変化加速バス駆動回路６０
ａのｎＭＯＳトランジスタ１２がオンとなり、バス３０
のレベルが‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’レベルへ
変化したときも、他の信号変化加速バス駆動回路のｎＭ
ＯＳトランジスタ１２がオンとなり、信号変化加速バス
駆動回路６０ａによるバス３０の‘Ｈｉｇｈ’レベルか
ら‘Ｌｏｗ’レベルへの立ち下がり変化を加速する。ま
た、バス３０のレベルが‘Ｈｉｇｈ’レベルから‘Ｌｏ
ｗ’レベルへ立ち下がる過程でも、図７の（Ｄ）に示す
ように他の信号変化加速バス駆動回路のクロック信号生
成手段７１がクロック信号ＣＬＫを生成するが、この場
合のクロック信号ＣＬＫの立ち上がりのタイミングは、
バス３０のレベルが‘Ｌｏｗ’レベルになる直前である
ため、このタイミングで前記他の信号変化加速バス駆動
回路のレジスタ１３の保持データが‘Ｌｏｗ’レベルへ
更新され、加速が停止する。
データ信号ＩＮ＿０が‘Ｈｉｇｈ’レベルから‘Ｌｏ
ｗ’レベルへ変化して、信号変化加速バス駆動回路６０
ａのｎＭＯＳトランジスタ１２がオンとなり、バス３０
のレベルが‘Ｈｉｇｈ’レベルから‘Ｌｏｗ’レベルへ
変化したときも、他の信号変化加速バス駆動回路のｎＭ
ＯＳトランジスタ１２がオンとなり、信号変化加速バス
駆動回路６０ａによるバス３０の‘Ｈｉｇｈ’レベルか
ら‘Ｌｏｗ’レベルへの立ち下がり変化を加速する。ま
た、バス３０のレベルが‘Ｈｉｇｈ’レベルから‘Ｌｏ
ｗ’レベルへ立ち下がる過程でも、図７の（Ｄ）に示す
ように他の信号変化加速バス駆動回路のクロック信号生
成手段７１がクロック信号ＣＬＫを生成するが、この場
合のクロック信号ＣＬＫの立ち上がりのタイミングは、
バス３０のレベルが‘Ｌｏｗ’レベルになる直前である
ため、このタイミングで前記他の信号変化加速バス駆動
回路のレジスタ１３の保持データが‘Ｌｏｗ’レベルへ
更新され、加速が停止する。
【００３７】以上のように、本実施の形態によれば、ク
ロック信号ＣＬＫがバスレベルが変化する過程で生成さ
れるため、クロック信号ＣＬＫを外部から与える必要が
なくなり、回路構成を簡略化することが出来る。また、
イネーブル信号ＥＮが‘Ｈｉｇｈ’レベルである信号変
化加速バス駆動回路によるバスレベルの変化を、イネー
ブル信号ＥＮが‘Ｌｏｗ’レベルである他の信号変化加
速バス駆動回路が加速する加速期間は、バスレベルが変
化する過程で生成された前記クロック信号ＣＬＫにより
適切に決定されるので、従来のようにインバータ回路の
数により遅延期間を調整する必要がなくなり、回路設計
の容易化および回路規模の削減が可能になる。
ロック信号ＣＬＫがバスレベルが変化する過程で生成さ
れるため、クロック信号ＣＬＫを外部から与える必要が
なくなり、回路構成を簡略化することが出来る。また、
イネーブル信号ＥＮが‘Ｈｉｇｈ’レベルである信号変
化加速バス駆動回路によるバスレベルの変化を、イネー
ブル信号ＥＮが‘Ｌｏｗ’レベルである他の信号変化加
速バス駆動回路が加速する加速期間は、バスレベルが変
化する過程で生成された前記クロック信号ＣＬＫにより
適切に決定されるので、従来のようにインバータ回路の
数により遅延期間を調整する必要がなくなり、回路設計
の容易化および回路規模の削減が可能になる。
【００３８】
【発明の効果】以上のように、本発明によれば、バス出
力信号をバスへ出力する出力回路と、該出力回路による
前記バス出力信号の前記バスへの出力を、制御信号をも
とに制御するバス出力制御回路と、前記制御信号と、前
記バスの電圧レベルが変化するときの変化前および変化
後の前記バスの電圧レベルの状態とをもとに前記出力回
路を制御し、前記バスの電圧レベルの変化を加速させる
信号変化加速制御回路とを備えるように構成したので、
前記バスの電圧レベルの変化を遅延させる遅延回路を用
いない構成で、前記バスの前記変化後の電圧レベルが安
定状態になるまでの過程における変化を加速させること
が出来る。このため、前記遅延回路などを用いない分、
回路設計を容易に行うことが出来、また回路規模も削減
できる効果がある。
力信号をバスへ出力する出力回路と、該出力回路による
前記バス出力信号の前記バスへの出力を、制御信号をも
とに制御するバス出力制御回路と、前記制御信号と、前
記バスの電圧レベルが変化するときの変化前および変化
後の前記バスの電圧レベルの状態とをもとに前記出力回
路を制御し、前記バスの電圧レベルの変化を加速させる
信号変化加速制御回路とを備えるように構成したので、
前記バスの電圧レベルの変化を遅延させる遅延回路を用
いない構成で、前記バスの前記変化後の電圧レベルが安
定状態になるまでの過程における変化を加速させること
が出来る。このため、前記遅延回路などを用いない分、
回路設計を容易に行うことが出来、また回路規模も削減
できる効果がある。
【図１】 本発明の第１の実施の形態の信号変化加速バ
ス駆動回路の構成を示すブロック図である。
ス駆動回路の構成を示すブロック図である。
【図２】 本発明の第１の実施の形態の信号変化加速バ
ス駆動回路の具体的な回路構成を示す回路図である。
ス駆動回路の具体的な回路構成を示す回路図である。
【図３】 本発明の第１の実施の形態の信号変化加速バ
ス駆動回路を複数、バスへ接続したときの回路図であ
る。
ス駆動回路を複数、バスへ接続したときの回路図であ
る。
【図４】 本発明の第１の実施の形態の信号変化加速バ
ス駆動回路を複数、バスへ接続したときのクロック信
号、データ信号、イネーブル信号、ｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタのゲート入力信号、バス
状態信号を示すタイミングチャートである。
ス駆動回路を複数、バスへ接続したときのクロック信
号、データ信号、イネーブル信号、ｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタのゲート入力信号、バス
状態信号を示すタイミングチャートである。
【図５】 本発明の第２の実施の形態の信号変化加速バ
ス駆動回路の構成を示すブロック図である。
ス駆動回路の構成を示すブロック図である。
【図６】 本発明の第２の実施の形態の信号変化加速バ
ス駆動回路におけるクロック信号生成手段の回路構成を
示す回路図である。
ス駆動回路におけるクロック信号生成手段の回路構成を
示す回路図である。
【図７】 本発明の第２の実施の形態の信号変化加速バ
ス駆動回路におけるクロック信号生成手段の回路動作を
示すタイミングチャートである。
ス駆動回路におけるクロック信号生成手段の回路動作を
示すタイミングチャートである。
【図８】 本発明の第２の実施の形態の信号変化加速バ
ス駆動回路の具体的な回路構成を示す回路図である。
ス駆動回路の具体的な回路構成を示す回路図である。
【図９】 本発明の第２の実施の形態の信号変化加速バ
ス駆動回路を複数、バスへ接続したときの回路図であ
る。
ス駆動回路を複数、バスへ接続したときの回路図であ
る。
【図１０】 本発明の第２の実施の形態の信号変化加速
バス駆動回路を複数、バスへ接続したときのクロック信
号、データ信号、イネーブル信号、ｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタのゲート入力信号、バス
状態信号を示すタイミングチャートである。
バス駆動回路を複数、バスへ接続したときのクロック信
号、データ信号、イネーブル信号、ｐＭＯＳトランジス
タおよびｎＭＯＳトランジスタのゲート入力信号、バス
状態信号を示すタイミングチャートである。
【図１１】 従来の信号変化加速バス駆動回路の一例を
示す回路図である。
示す回路図である。
１……Ｈｉｇｈレベル駆動回路、２……Ｌｏｗレベル駆
動回路、３……記憶手段（バス出力制御回路，信号変化
加速制御回路）、４……制御手段（バス出力制御回路，
信号変化加速制御回路）、１３……レジスタ（保持回
路）、１５……ＡＮＤ回路（バス出力制御回路）、１７
……ＮＯＲ回路（バス出力制御回路，信号変化加速制御
回路）、１９……ＯＲ回路（バス出力制御回路）、２０
……ＮＡＮＤ回路（バス出力制御回路，信号変化加速制
御回路）、１６……ＡＮＤ回路（信号変化加速制御回
路）、７１……クロック信号生成手段（クロック信号生
成回路）、７２……インバータ回路（第３の論理素
子）、７３……インバータ回路（第１の論理素子）、７
４……ＥＸＮＯＲ回路（第３の論理素子，排他的論理和
回路）。
動回路、３……記憶手段（バス出力制御回路，信号変化
加速制御回路）、４……制御手段（バス出力制御回路，
信号変化加速制御回路）、１３……レジスタ（保持回
路）、１５……ＡＮＤ回路（バス出力制御回路）、１７
……ＮＯＲ回路（バス出力制御回路，信号変化加速制御
回路）、１９……ＯＲ回路（バス出力制御回路）、２０
……ＮＡＮＤ回路（バス出力制御回路，信号変化加速制
御回路）、１６……ＡＮＤ回路（信号変化加速制御回
路）、７１……クロック信号生成手段（クロック信号生
成回路）、７２……インバータ回路（第３の論理素
子）、７３……インバータ回路（第１の論理素子）、７
４……ＥＸＮＯＲ回路（第３の論理素子，排他的論理和
回路）。
Claims (6)
- 【請求項１】 バス出力信号をバスへ出力する出力回路
と、 前記出力回路による前記バス出力信号の前記バスへの出
力を、制御信号をもとに制御するバス出力制御回路と、 前記制御信号と、前記バスの電圧レベルが変化するとき
の変化前および変化後の前記バスの電圧レベルの状態と
をもとに前記出力回路を制御し、前記バスの電圧レベル
の変化を加速させる信号変化加速制御回路と、 を備えた信号変化加速バス駆動回路。 - 【請求項２】 前記信号変化加速制御回路は、バスの電
圧レベルが変化したときの変化前の前記バスの電圧レベ
ルを保持する保持回路を有し、 前記保持回路が保持した前記電圧レベルと、前記バスの
電圧レベルが変化したときの変化後の電圧レベルと、前
記制御信号とをもとに前記出力回路を制御し、前記バス
の電圧レベルの変化を加速させることを特徴とする請求
項１記載の信号変化加速バス駆動回路。 - 【請求項３】 前記保持回路は、外部クロック信号をも
とに、バスの電圧レベルが変化したときの変化前の前記
バスの電圧レベルを保持することを特徴とする請求項２
記載の信号変化加速バス駆動回路。 - 【請求項４】 バスの電圧レベルの変化をもとにクロッ
ク信号を生成するクロック信号生成回路を有し、 前記保持回路は、前記クロック信号をもとに、バスの電
圧レベルが変化したときの変化前の前記バスの電圧レベ
ルを保持することを特徴とする請求項２記載の信号変化
加速バス駆動回路。 - 【請求項５】 前記クロック信号生成回路は、バスの電
圧レベルの状態が入力される、論理閾値が‘Ｌｏｗ’レ
ベルとＶｄｄ／２との間の低論理しきい値である第１の
論理素子と、バスの電圧レベルの状態が入力される、論
理閾値が‘Ｈｉｇｈ’レベルとＶｄｄ／２との間の高論
理しきい値である第２の論理素子と、前記第１の論理素
子と前記第２の論理素子の出力の一致演算結果を出力す
る第３の論理素子とを備え、前記バスの電圧レベルの変
化期間内に、立ち上がりおよび立ち下がりのタイミング
が入るクロック信号を生成することを特徴とする請求項
４記載の信号変化加速バス駆動回路。 - 【請求項６】 前記第１の論理素子および前記第２の論
理素子はインバータ回路であり、前記第３の論理素子は
排他的論理和回路であることを特徴とする請求項５記載
の信号変化加速バス駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04142998A JP3144374B2 (ja) | 1998-02-06 | 1998-02-06 | 信号変化加速バス駆動回路 |
| US09/243,549 US6310496B1 (en) | 1998-02-06 | 1999-02-03 | Signal transition accelerating driver circuit for promptly driving bus line and bus driving system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04142998A JP3144374B2 (ja) | 1998-02-06 | 1998-02-06 | 信号変化加速バス駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224144A true JPH11224144A (ja) | 1999-08-17 |
| JP3144374B2 JP3144374B2 (ja) | 2001-03-12 |
Family
ID=12608134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04142998A Expired - Fee Related JP3144374B2 (ja) | 1998-02-06 | 1998-02-06 | 信号変化加速バス駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6310496B1 (ja) |
| JP (1) | JP3144374B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004061636A1 (ja) * | 2002-12-27 | 2004-07-22 | Fujitsu Limited | Ｕｓｂ装置およびｕｓｂ装置の制御方法 |
| KR20130121114A (ko) * | 2010-11-05 | 2013-11-05 | 로베르트 보쉬 게엠베하 | 고속 데이터 전송률을 갖는 직렬 데이터 전송을 위한 장치 및 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4413327B2 (ja) * | 1999-09-22 | 2010-02-10 | 富士通マイクロエレクトロニクス株式会社 | 半導体デバイス、複数の半導体デバイスを搭載したモジュール、及びそのモジュールを複数搭載したシステム |
| US6906561B2 (en) * | 2002-05-30 | 2005-06-14 | Sun Microsystems, Inc. | Cascode stage input/output device |
| US7053677B2 (en) * | 2002-05-30 | 2006-05-30 | Sun Microsystems, Inc. | Input/output device having linearized output response |
| US6600348B1 (en) * | 2002-05-30 | 2003-07-29 | Sun Microsystems, Inc. | Input/output device having dynamic delay |
| US7126389B1 (en) * | 2004-01-27 | 2006-10-24 | Integrated Device Technology, Inc. | Method and apparatus for an output buffer with dynamic impedance control |
| US7215144B2 (en) * | 2004-05-20 | 2007-05-08 | International Business Machines Corporation | Pre-emphasis driver with constant impedance |
| US7548047B1 (en) * | 2005-05-03 | 2009-06-16 | Marvell International Ltd. | Pulse width modulated buck voltage regulator with stable feedback control loop |
| JP4524661B2 (ja) * | 2005-10-06 | 2010-08-18 | 株式会社デンソー | 発電制御装置 |
| US7279877B1 (en) * | 2006-04-21 | 2007-10-09 | Linear Technology Corp. | Adaptive current reversal comparator |
| KR101900722B1 (ko) * | 2012-07-10 | 2018-09-20 | 삼성전자주식회사 | 파워 모스 트랜지스터의 게이트 구동회로 |
| CN104393188A (zh) * | 2014-11-28 | 2015-03-04 | 京东方科技集团股份有限公司 | 一种有机发光二极管显示基板及其制作方法、显示装置 |
| KR102086273B1 (ko) * | 2016-06-30 | 2020-03-06 | 호야 렌즈 타일랜드 리미티드 | 안경 렌즈 및 안경 |
| FR3066033B1 (fr) * | 2017-05-05 | 2019-06-21 | Stmicroelectronics (Rousset) Sas | Dispositif d'etage tampon, en particulier apte a etre connecte sur un bus du type interface de peripherique serie |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500817A (en) * | 1993-01-21 | 1996-03-19 | Micron Technology, Inc. | True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions |
| JP3064842B2 (ja) | 1995-01-04 | 2000-07-12 | 日本電気株式会社 | 駆動回路 |
| JPH0950693A (ja) | 1995-08-04 | 1997-02-18 | Hitachi Ltd | 記憶装置及びそれを具備した半導体装置 |
| US5850159A (en) * | 1997-05-12 | 1998-12-15 | Ind Tech Res Inst | High and low speed output buffer with controlled slew rate |
-
1998
- 1998-02-06 JP JP04142998A patent/JP3144374B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-03 US US09/243,549 patent/US6310496B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004061636A1 (ja) * | 2002-12-27 | 2004-07-22 | Fujitsu Limited | Ｕｓｂ装置およびｕｓｂ装置の制御方法 |
| US8069287B2 (en) | 2002-12-27 | 2011-11-29 | Fujitsu Semiconductor Limited | Universal serial bus device and method for controlling universal serial bus device |
| KR20130121114A (ko) * | 2010-11-05 | 2013-11-05 | 로베르트 보쉬 게엠베하 | 고속 데이터 전송률을 갖는 직렬 데이터 전송을 위한 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010038303A1 (en) | 2001-11-08 |
| JP3144374B2 (ja) | 2001-03-12 |
| US6310496B1 (en) | 2001-10-30 |
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