JPH0950693A - 記憶装置及びそれを具備した半導体装置 - Google Patents
記憶装置及びそれを具備した半導体装置Info
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- JPH0950693A JPH0950693A JP7199424A JP19942495A JPH0950693A JP H0950693 A JPH0950693 A JP H0950693A JP 7199424 A JP7199424 A JP 7199424A JP 19942495 A JP19942495 A JP 19942495A JP H0950693 A JPH0950693 A JP H0950693A
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- signal
- sense amplifier
- memory
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Abstract
(57)【要約】 （修正有）
【課題】一本のデータバスに複数のセンスアンプマルチ
プレクサが接続された構成を有する記憶装置において、
データバス駆動用回路の定数を大きくすることなくデー
タバスの出力を高速化する。 【解決手段】記憶装置１のデータの読み出しは、複数の
メモリマット２のそれぞれがセンスアンプ３、センスア
ンプマルチプレクサ４を介して、出力バッファに接続さ
れた１本のデータバス６にそれぞれ接続されている。セ
ンスアンプマルチプレクサ４においてデータバス６から
の信号をフィードバックするフィードバック回路５を設
けている。非選択のメモリマットのセンスアンプマルチ
プレクサが、データバス信号のフィードバックを利用し
てデータバス信号の立ち上がり及び立ち下がりを補助す
ることにより、データバス信号の立ち上がり及び立ち下
がりが高速化され、出力バッファへの伝達時間が短縮さ
れるものである。
プレクサが接続された構成を有する記憶装置において、
データバス駆動用回路の定数を大きくすることなくデー
タバスの出力を高速化する。 【解決手段】記憶装置１のデータの読み出しは、複数の
メモリマット２のそれぞれがセンスアンプ３、センスア
ンプマルチプレクサ４を介して、出力バッファに接続さ
れた１本のデータバス６にそれぞれ接続されている。セ
ンスアンプマルチプレクサ４においてデータバス６から
の信号をフィードバックするフィードバック回路５を設
けている。非選択のメモリマットのセンスアンプマルチ
プレクサが、データバス信号のフィードバックを利用し
てデータバス信号の立ち上がり及び立ち下がりを補助す
ることにより、データバス信号の立ち上がり及び立ち下
がりが高速化され、出力バッファへの伝達時間が短縮さ
れるものである。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置製
造分野に関するものであり、特に一本のデータバスに複
数のセンスアンプ及びセンスアンプマルチプレクサが接
続された構成を有する半導体記憶装置や記憶装置を具備
した半導体装置に利用して有効なものである。
造分野に関するものであり、特に一本のデータバスに複
数のセンスアンプ及びセンスアンプマルチプレクサが接
続された構成を有する半導体記憶装置や記憶装置を具備
した半導体装置に利用して有効なものである。
【０００２】
【従来の技術】半導体記憶装置や記憶装置を具備した半
導体装置において、例えばＳＲＡＭ（Static Random Ac
cess Memory）等の記憶装置では、複数のセンスアンプ
及びセンスアンプマルチプレクサが一本のデータバスに
接続されており、センスアンプマルチプレクサにより、
選択されたメモリマットのセンスアンプ出力信号のみを
データバスへ伝達している。図６（ａ）に従来のメモリ
回路の概略を示す。出力バッファ３２に接続された１本
のデータバス３１には、複数のメモリマット２８が接続
されており、それぞれのメモリマット２８とデータバス
３１の間には、センスアンプ２９及びセンスアンプマル
チプレクサ３０が設けられている。
導体装置において、例えばＳＲＡＭ（Static Random Ac
cess Memory）等の記憶装置では、複数のセンスアンプ
及びセンスアンプマルチプレクサが一本のデータバスに
接続されており、センスアンプマルチプレクサにより、
選択されたメモリマットのセンスアンプ出力信号のみを
データバスへ伝達している。図６（ａ）に従来のメモリ
回路の概略を示す。出力バッファ３２に接続された１本
のデータバス３１には、複数のメモリマット２８が接続
されており、それぞれのメモリマット２８とデータバス
３１の間には、センスアンプ２９及びセンスアンプマル
チプレクサ３０が設けられている。
【０００３】例えば、メモリマット２８ｂが選択されセ
ンスアンプマルチプレクサ３０ｂがデータバスへ出力し
ているときは、他の非選択のセンスアンプマルチプレク
サ３０ａ、３０ｃ、３０ｄは非活性状態にある。図６
（ｂ）に従来のセンスアンプマルチプレクサの回路図を
示す。センスアンプ出力３３は、メモリマット選択信号
３５を入力とする一対のＣＭＯＳスイッチ３６、３７を
介して、出力側がデータバス３１へ接続されたデータバ
ス駆動用回路３４を構成するｐ型ＭＯＳＦＥＴ３４ａ及
びｎ型ＭＯＳＦＥＴ３４ｂのゲート電極に接続されてい
る。このメモリマットが選択されている場合は、メモリ
マット選択信号３５が一対のＣＭＯＳスイッチ３６、３
７をＯＮ状態とし、センスアンプ出力３３はデータバス
駆動用回路３４を駆動させ、データをデータバス３１に
出力する。このメモリマットが非選択の場合は、一対の
ＣＭＯＳスイッチ３６、３７はＯＦＦであり、データが
出力されない。この場合データバス駆動用回路３４のＦ
ＥＴのゲート電極にはフローティング防止用ｐ型ＭＯＳ
ＦＥＴ３８、フローティング防止用ｎ型ＭＯＳＦＥＴ３
９を接続することによりデータバス駆動用回路３４のフ
ローティングを防止している。
ンスアンプマルチプレクサ３０ｂがデータバスへ出力し
ているときは、他の非選択のセンスアンプマルチプレク
サ３０ａ、３０ｃ、３０ｄは非活性状態にある。図６
（ｂ）に従来のセンスアンプマルチプレクサの回路図を
示す。センスアンプ出力３３は、メモリマット選択信号
３５を入力とする一対のＣＭＯＳスイッチ３６、３７を
介して、出力側がデータバス３１へ接続されたデータバ
ス駆動用回路３４を構成するｐ型ＭＯＳＦＥＴ３４ａ及
びｎ型ＭＯＳＦＥＴ３４ｂのゲート電極に接続されてい
る。このメモリマットが選択されている場合は、メモリ
マット選択信号３５が一対のＣＭＯＳスイッチ３６、３
７をＯＮ状態とし、センスアンプ出力３３はデータバス
駆動用回路３４を駆動させ、データをデータバス３１に
出力する。このメモリマットが非選択の場合は、一対の
ＣＭＯＳスイッチ３６、３７はＯＦＦであり、データが
出力されない。この場合データバス駆動用回路３４のＦ
ＥＴのゲート電極にはフローティング防止用ｐ型ＭＯＳ
ＦＥＴ３８、フローティング防止用ｎ型ＭＯＳＦＥＴ３
９を接続することによりデータバス駆動用回路３４のフ
ローティングを防止している。
【０００４】非選択のセンスアンプマルチプレクサのデ
ータバス駆動用回路は、その拡散層容量がデータバスの
容量に加えられており、データバス駆動用回路の定数
（ＦＥＴのチャンネル幅）がデータバス３１の容量に大
きく影響を与えている。すなわち、非選択のメモリマッ
トのデータバス駆動用回路がＯＦＦの場合、データバス
にはそのＦＥＴの拡散層容量が非選択メモリマット分見
えることになり、更にＦＥＴのチャンネル幅が大きくな
ると拡散層容量も増加するため、データバスの容量も大
きくなる。
ータバス駆動用回路は、その拡散層容量がデータバスの
容量に加えられており、データバス駆動用回路の定数
（ＦＥＴのチャンネル幅）がデータバス３１の容量に大
きく影響を与えている。すなわち、非選択のメモリマッ
トのデータバス駆動用回路がＯＦＦの場合、データバス
にはそのＦＥＴの拡散層容量が非選択メモリマット分見
えることになり、更にＦＥＴのチャンネル幅が大きくな
ると拡散層容量も増加するため、データバスの容量も大
きくなる。
【０００５】尚、記憶装置の読み出し回路に関しては、
例えば特公平２−５９５５９号公報等に記載されてい
る。
例えば特公平２−５９５５９号公報等に記載されてい
る。
【０００６】
【発明が解決しようとする課題】データの伝達速度の高
速化の手法として、従来からデータバス駆動用回路の定
数を大きくする手段が用いられていた。しかしながら、
上述したようにデータバス駆動用回路のＦＥＴのチャン
ネル幅が大きくなると拡散層容量も増加するため、デー
タバス駆動用回路の定数を大きくする手段のみでは、デ
ータバスの出力を高速化するのには限界がある。
速化の手法として、従来からデータバス駆動用回路の定
数を大きくする手段が用いられていた。しかしながら、
上述したようにデータバス駆動用回路のＦＥＴのチャン
ネル幅が大きくなると拡散層容量も増加するため、デー
タバス駆動用回路の定数を大きくする手段のみでは、デ
ータバスの出力を高速化するのには限界がある。
【０００７】本発明者は、ＳＲＡＭ等の記憶装置では、
一本のデータバスに複数のセンスアンプマルチプレクサ
が接続されており、常に選択メモリマットの信号がデー
タバスに流れていることに着目し鋭意検討した。
一本のデータバスに複数のセンスアンプマルチプレクサ
が接続されており、常に選択メモリマットの信号がデー
タバスに流れていることに着目し鋭意検討した。
【０００８】そこで本発明の目的は、一本のデータバス
に複数のセンスアンプマルチプレクサが接続された構成
を有する記憶装置において、データバス駆動用回路の定
数を大きくすることなくデータバスの出力を高速化する
ことにある。
に複数のセンスアンプマルチプレクサが接続された構成
を有する記憶装置において、データバス駆動用回路の定
数を大きくすることなくデータバスの出力を高速化する
ことにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
のとおりである。すなわち、複数のメモリマットと、該
メモリマットからのデータを増幅して出力する複数のセ
ンスアンプと、前記センスアンプが複数接続された１本
のデータバスと、該データバスへ前記データを出力する
データバス駆動用回路を備えメモリマット選択信号によ
って前記データバスへのデータ出力を決定する複数のセ
ンスアンプマルチプレクサとを備えた記憶装置であっ
て、前記センスアンプマルチプレクサには、メモリマッ
ト選択信号が非選択の際に前記データバスの信号をフィ
ードバックすることにより、前記データバス駆動用回路
が前記データバスの信号の立ち上がり及び立ち下がりを
補助するように駆動することを特徴とするものである。
発明のうち代表的なものの概要を簡単に説明すれば、次
のとおりである。すなわち、複数のメモリマットと、該
メモリマットからのデータを増幅して出力する複数のセ
ンスアンプと、前記センスアンプが複数接続された１本
のデータバスと、該データバスへ前記データを出力する
データバス駆動用回路を備えメモリマット選択信号によ
って前記データバスへのデータ出力を決定する複数のセ
ンスアンプマルチプレクサとを備えた記憶装置であっ
て、前記センスアンプマルチプレクサには、メモリマッ
ト選択信号が非選択の際に前記データバスの信号をフィ
ードバックすることにより、前記データバス駆動用回路
が前記データバスの信号の立ち上がり及び立ち下がりを
補助するように駆動することを特徴とするものである。
【００１１】
【作用】上記手段によると、非選択のメモリマットのセ
ンスアンプマルチプレクサが、データバス信号のフィー
ドバックを利用してデータバス信号の立ち上がり及び立
ち下がりを補助することにより、データバス信号の立ち
上がり及び立ち下がりが高速化され、出力バッファへの
伝達時間が短縮される。
ンスアンプマルチプレクサが、データバス信号のフィー
ドバックを利用してデータバス信号の立ち上がり及び立
ち下がりを補助することにより、データバス信号の立ち
上がり及び立ち下がりが高速化され、出力バッファへの
伝達時間が短縮される。
【００１２】
【実施例】以下、本発明の一実施例を図面に従い説明す
る。図１は本発明の一実施例である記憶装置の部分ブロ
ック図である。記憶装置１のデータの読み出しは、複数
のメモリマット２のそれぞれがセンスアンプ３、センス
アンプマルチプレクサ４を介して、出力バッファに接続
された１本のデータバス６にそれぞれ接続されている。
本発明では、センスアンプマルチプレクサ４においてデ
ータバス６からの信号をフィードバックするフィードバ
ック回路５を設けている。
る。図１は本発明の一実施例である記憶装置の部分ブロ
ック図である。記憶装置１のデータの読み出しは、複数
のメモリマット２のそれぞれがセンスアンプ３、センス
アンプマルチプレクサ４を介して、出力バッファに接続
された１本のデータバス６にそれぞれ接続されている。
本発明では、センスアンプマルチプレクサ４においてデ
ータバス６からの信号をフィードバックするフィードバ
ック回路５を設けている。
【００１３】図２に本発明のセンスアンプマルチプレク
サ４の回路図を示す。センスアンプマルチプレクサ４
は、メモリマット選択信号１３を入力としセンスアンプ
３の出力信号を制御する一対の第１のＣＭＯＳスイッチ
１４及び１５と、センスアンプ３の出力信号を入力とし
てデータバス６へデータを出力するデータバス駆動用回
路１１と、データバスの信号を入力とし出力が一対の第
２のＣＭＯＳスイッチ１９及び２０を介してセンスアン
プ出力信号に電気的に接続される一対のクロック発生回
路Ａ１７及びクロック発生回路Ｂ１８から構成されてい
る。データバス駆動用回路１１はｐ型ＭＯＳＦＥＴ１１
ａとｎ型ＭＯＳＦＥＴ１１ｂとが直列に接続された構成
となっている。第２のＣＭＯＳスイッチ１９及び２０
は、メモリマット選択信号１３が非選択の際にＯＮとな
る。本発明のフィードバック回路は、このうち第２のＣ
ＭＯＳスイッチ１９、２０及びクロック発生回路１７及
び１８から構成される。図３（ａ）にクロック発生回路
Ａ１７の回路図、（ｂ）にクロック発生回路Ｂ１８の回
路図をそれぞれ示す。クロック発生回路Ａ１７は、一方
がデータバス６からの信号にインバータ２１を介した信
号を、他方がインバータ２１を介した信号に更にインバ
ータ２２ａ、２２ｂ、２２ｃを介した信号を入力とする
ＮＯＲ回路２３から、データバスの信号が立ち上がる際
に“Low”レベルのクロック信号が発生する。クロック
発生回路Ｂ１８は、一方がデータバス６からの信号を、
他方がデータバス６からの信号にインバータ２４ａ、２
４ｂ、２４ｃを介した信号を入力とする２入力ＮＯＲ２
５からクロックを発生させ、インバータ２６で反転させ
ており、データバスの信号が立ち下がる際に“High”レ
ベルのクロック信号が発生する。
サ４の回路図を示す。センスアンプマルチプレクサ４
は、メモリマット選択信号１３を入力としセンスアンプ
３の出力信号を制御する一対の第１のＣＭＯＳスイッチ
１４及び１５と、センスアンプ３の出力信号を入力とし
てデータバス６へデータを出力するデータバス駆動用回
路１１と、データバスの信号を入力とし出力が一対の第
２のＣＭＯＳスイッチ１９及び２０を介してセンスアン
プ出力信号に電気的に接続される一対のクロック発生回
路Ａ１７及びクロック発生回路Ｂ１８から構成されてい
る。データバス駆動用回路１１はｐ型ＭＯＳＦＥＴ１１
ａとｎ型ＭＯＳＦＥＴ１１ｂとが直列に接続された構成
となっている。第２のＣＭＯＳスイッチ１９及び２０
は、メモリマット選択信号１３が非選択の際にＯＮとな
る。本発明のフィードバック回路は、このうち第２のＣ
ＭＯＳスイッチ１９、２０及びクロック発生回路１７及
び１８から構成される。図３（ａ）にクロック発生回路
Ａ１７の回路図、（ｂ）にクロック発生回路Ｂ１８の回
路図をそれぞれ示す。クロック発生回路Ａ１７は、一方
がデータバス６からの信号にインバータ２１を介した信
号を、他方がインバータ２１を介した信号に更にインバ
ータ２２ａ、２２ｂ、２２ｃを介した信号を入力とする
ＮＯＲ回路２３から、データバスの信号が立ち上がる際
に“Low”レベルのクロック信号が発生する。クロック
発生回路Ｂ１８は、一方がデータバス６からの信号を、
他方がデータバス６からの信号にインバータ２４ａ、２
４ｂ、２４ｃを介した信号を入力とする２入力ＮＯＲ２
５からクロックを発生させ、インバータ２６で反転させ
ており、データバスの信号が立ち下がる際に“High”レ
ベルのクロック信号が発生する。
【００１４】次に本発明のセンスアンプマルチプレクサ
５の動作を図２を用いて説明する。まず、メモリマット
選択信号１３が選択の場合は、ＣＭＯＳスイッチ１４及
び１５がＯＮとなり、センスアンプ出力８がデータバス
駆動用回路１１を駆動させてデータバス６にデータが出
力される。この時ＣＭＯＳスイッチ１９及び２０はメモ
リマット選択信号１３によってＯＦＦとなっている。メ
モリマット選択信号１３が非選択の場合、ＣＭＯＳスイ
ッチ１４及び１５がＯＦＦとなり、センスアンプからの
データは出力されない。この時、データバス６には他の
選択されたメモリマットからデータが出力されており、
その信号がクロック発生回路Ａ１７及びクロック発生回
路Ｂ１８に入力される。クロック発生回路Ａ１７及びク
ロック発生回路Ｂ１８の動作を図４に示す。データバス
６の信号が“High”から“Low”に立ち下がる際には、
クロック発生回路Ａ１７の出力は“High”レベル固定で
あり、クロック発生回路Ｂ１８は“High”レベルのクロ
ック信号を出力する。ここで、メモリマット選択信号１
３によってＣＭＯＳスイッチ１９及び２０はＯＮしてい
るため、クロック発生回路Ａ１７の出力はデータバス駆
動用回路１１のｐ型ＭＯＳＦＥＴ１１ａの動作を止め、
クロック発生回路Ｂ１８の出力はｎ型ＭＯＳＦＥＴ１１
ｂを“High”レベルのクロック信号で動作させる。これ
により、データバス６の信号の“High”から“Low”の
立ち下がりを補助し、データバス６の信号の立ち下がり
動作を高速化する。データバス６の信号が“Low”から
“High”に立ち上がる際には、クロック発生回路Ａ１７
は“Low”レベルのクロック信号を出力し、クロック発
生回路Ｂ１８の出力は“Low”レベル固定である。ここ
で、メモリマット選択信号１３によってＣＭＯＳスイッ
チ１９及び２０はＯＮしているため、クロック発生回路
Ａ１７の出力はデータバス駆動用回路１１のｐ型ＭＯＳ
ＦＥＴ１１ａを“Low”レベルのクロック信号で動作さ
せ、クロック発生回路Ｂ１８の出力はｎ型ＭＯＳＦＥＴ
１１ｂの動作を止める。これにより、データバス６の信
号の“Low”から“High”の立ち上がりを補助し、デー
タバス６の信号の立ち上がり動作を高速化する。
５の動作を図２を用いて説明する。まず、メモリマット
選択信号１３が選択の場合は、ＣＭＯＳスイッチ１４及
び１５がＯＮとなり、センスアンプ出力８がデータバス
駆動用回路１１を駆動させてデータバス６にデータが出
力される。この時ＣＭＯＳスイッチ１９及び２０はメモ
リマット選択信号１３によってＯＦＦとなっている。メ
モリマット選択信号１３が非選択の場合、ＣＭＯＳスイ
ッチ１４及び１５がＯＦＦとなり、センスアンプからの
データは出力されない。この時、データバス６には他の
選択されたメモリマットからデータが出力されており、
その信号がクロック発生回路Ａ１７及びクロック発生回
路Ｂ１８に入力される。クロック発生回路Ａ１７及びク
ロック発生回路Ｂ１８の動作を図４に示す。データバス
６の信号が“High”から“Low”に立ち下がる際には、
クロック発生回路Ａ１７の出力は“High”レベル固定で
あり、クロック発生回路Ｂ１８は“High”レベルのクロ
ック信号を出力する。ここで、メモリマット選択信号１
３によってＣＭＯＳスイッチ１９及び２０はＯＮしてい
るため、クロック発生回路Ａ１７の出力はデータバス駆
動用回路１１のｐ型ＭＯＳＦＥＴ１１ａの動作を止め、
クロック発生回路Ｂ１８の出力はｎ型ＭＯＳＦＥＴ１１
ｂを“High”レベルのクロック信号で動作させる。これ
により、データバス６の信号の“High”から“Low”の
立ち下がりを補助し、データバス６の信号の立ち下がり
動作を高速化する。データバス６の信号が“Low”から
“High”に立ち上がる際には、クロック発生回路Ａ１７
は“Low”レベルのクロック信号を出力し、クロック発
生回路Ｂ１８の出力は“Low”レベル固定である。ここ
で、メモリマット選択信号１３によってＣＭＯＳスイッ
チ１９及び２０はＯＮしているため、クロック発生回路
Ａ１７の出力はデータバス駆動用回路１１のｐ型ＭＯＳ
ＦＥＴ１１ａを“Low”レベルのクロック信号で動作さ
せ、クロック発生回路Ｂ１８の出力はｎ型ＭＯＳＦＥＴ
１１ｂの動作を止める。これにより、データバス６の信
号の“Low”から“High”の立ち上がりを補助し、デー
タバス６の信号の立ち上がり動作を高速化する。
【００１５】これらの動作は、データバス１本に対し
て、複数の非選択センスアンプマルチプレクサで同時に
行われるため、データバス信号の立ち上がり及び立ち下
がりを一層高速化させている。
て、複数の非選択センスアンプマルチプレクサで同時に
行われるため、データバス信号の立ち上がり及び立ち下
がりを一層高速化させている。
【００１６】このように、非選択のメモリマットのセン
スアンプマルチプレクサが、データバス信号のフィード
バックを利用してデータバス信号の立ち上がり及び立ち
下がりを補助することにより、データバス信号の立ち上
がり及び立ち下がりが高速化され、出力バッファへの伝
達時間が短縮される。
スアンプマルチプレクサが、データバス信号のフィード
バックを利用してデータバス信号の立ち上がり及び立ち
下がりを補助することにより、データバス信号の立ち上
がり及び立ち下がりが高速化され、出力バッファへの伝
達時間が短縮される。
【００１７】図５（ａ）は本発明のセンスアンプマルチ
プレクサの回路シミュレーション結果、（ｂ）は従来の
センスアンプマルチプレクサの回路シミュレーション結
果である。従来のデータバス信号の立ち上がり及び立ち
下がりは、ある程度の出力レベルに達するまでかなり時
間を要しているが、本発明のセンスアンプマルチプレク
サによれば、短時間である程度の出力レベルまで達して
いる。
プレクサの回路シミュレーション結果、（ｂ）は従来の
センスアンプマルチプレクサの回路シミュレーション結
果である。従来のデータバス信号の立ち上がり及び立ち
下がりは、ある程度の出力レベルに達するまでかなり時
間を要しているが、本発明のセンスアンプマルチプレク
サによれば、短時間である程度の出力レベルまで達して
いる。
【００１８】以下、本発明の作用効果について説明す
る。
る。
【００１９】（１）非選択のメモリマットのセンスアン
プマルチプレクサが、データバス信号のフィードバック
を利用してデータバス信号の立ち上がり及び立ち下がり
を補助することにより、データバス信号の立ち上がり及
び立ち下がりが高速化され、出力バッファへの伝達時間
が短縮される。
プマルチプレクサが、データバス信号のフィードバック
を利用してデータバス信号の立ち上がり及び立ち下がり
を補助することにより、データバス信号の立ち上がり及
び立ち下がりが高速化され、出力バッファへの伝達時間
が短縮される。
【００２０】（２）センスアンプマルチプレクサに、デ
ータバスの信号を入力としデータバスの信号の立ち上が
り及び立ち下がりを補助するクロック信号を出力する一
対のクロック発生回路と、メモリマット選択信号を入力
とし前記クロック発生回路の出力をデータバス駆動用回
路を構成するＦＥＴのゲート電極に入力する一対のＣＭ
ＯＳスイッチを設けたことにより、データバス信号のフ
ィードバックを利用してデータバス信号の立ち上がり及
び立ち下がりを補助するとともに、メモリマットが選
択、非選択にかかわらず、データバス駆動用回路を構成
するＦＥＴのゲート電極に信号が入力されている状態に
あるので、フローティングを防止する回路を新たに設け
る必要がない。
ータバスの信号を入力としデータバスの信号の立ち上が
り及び立ち下がりを補助するクロック信号を出力する一
対のクロック発生回路と、メモリマット選択信号を入力
とし前記クロック発生回路の出力をデータバス駆動用回
路を構成するＦＥＴのゲート電極に入力する一対のＣＭ
ＯＳスイッチを設けたことにより、データバス信号のフ
ィードバックを利用してデータバス信号の立ち上がり及
び立ち下がりを補助するとともに、メモリマットが選
択、非選択にかかわらず、データバス駆動用回路を構成
するＦＥＴのゲート電極に信号が入力されている状態に
あるので、フローティングを防止する回路を新たに設け
る必要がない。
【００２１】（３）非選択のセンスアンプマルチプレク
サが、データバス１本に対して複数同時に駆動するの
で、データバス信号の立ち上がり及び立ち下がりを一層
高速化させることができる。
サが、データバス１本に対して複数同時に駆動するの
で、データバス信号の立ち上がり及び立ち下がりを一層
高速化させることができる。
【００２２】以上、本発明者によって、なされた発明を
実施例に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、上記実施例では、本発明を記憶装置に用いた例につ
いて説明したが、具体的には、ＳＲＡＭ、ＤＲＡＭ、等
の揮発性メモリや、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性メモ
リ、また、ＦＲＡＭ（不揮発性ＲＡＭ）等、一本のデー
タバスに複数のメモリマットが接続された構成を有する
記憶装置に本発明を用いて有効である。
実施例に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、上記実施例では、本発明を記憶装置に用いた例につ
いて説明したが、具体的には、ＳＲＡＭ、ＤＲＡＭ、等
の揮発性メモリや、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性メモ
リ、また、ＦＲＡＭ（不揮発性ＲＡＭ）等、一本のデー
タバスに複数のメモリマットが接続された構成を有する
記憶装置に本発明を用いて有効である。
【００２３】また、記憶装置を具備した半導体装置、例
えばマイクロコントローラ、マイクロプロセッサ、スタ
ンダードセル、特定用途の信号処理プロセッサ等のよう
に、記憶装置と、その記憶装置に格納されたデータを用
いて処理するＣＰＵ等のデータ処理手段とを備えた半導
体装置に本発明を用いることにより、データ出力が高速
化されるので、データ処理も速く行うことができる。従
って、半導体装置としてのデータ処理速度を向上させる
ことができる。
えばマイクロコントローラ、マイクロプロセッサ、スタ
ンダードセル、特定用途の信号処理プロセッサ等のよう
に、記憶装置と、その記憶装置に格納されたデータを用
いて処理するＣＰＵ等のデータ処理手段とを備えた半導
体装置に本発明を用いることにより、データ出力が高速
化されるので、データ処理も速く行うことができる。従
って、半導体装置としてのデータ処理速度を向上させる
ことができる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００２５】すなわち、一本のデータバスに複数の複数
のセンスアンプマルチプレクサが接続されている記憶装
置において、非選択のメモリマットのセンスアンプマル
チプレクサが、データバス信号のフィードバックを利用
してデータバス信号の立ち上がり及び立ち下がりを補助
することにより、データバス信号の立ち上がり及び立ち
下がりが高速化され、出力バッファへの伝達時間が短縮
されるものである。
のセンスアンプマルチプレクサが接続されている記憶装
置において、非選択のメモリマットのセンスアンプマル
チプレクサが、データバス信号のフィードバックを利用
してデータバス信号の立ち上がり及び立ち下がりを補助
することにより、データバス信号の立ち上がり及び立ち
下がりが高速化され、出力バッファへの伝達時間が短縮
されるものである。
【００２６】
【図１】本発明の一実施例である記憶装置の部分ブロッ
ク図である。
ク図である。
【図２】本発明の一実施例である記憶装置に設けられて
いるセンスアンプマルチプレクサの回路図である。
いるセンスアンプマルチプレクサの回路図である。
【図３】（ａ）は本発明のセンスアンプマルチプレクサ
に設けられたフィードバック回路に用いられているクロ
ック発生回路Ａの回路図、（ｂ）はクロック発生回路Ｂ
の回路図である。
に設けられたフィードバック回路に用いられているクロ
ック発生回路Ａの回路図、（ｂ）はクロック発生回路Ｂ
の回路図である。
【図４】本発明の一実施例である記憶装置のデータバス
とクロック発生回路Ａ及びクロック発生回路Ｂとの動作
の関係を示す図である。
とクロック発生回路Ａ及びクロック発生回路Ｂとの動作
の関係を示す図である。
【図５】（ａ）は本発明のセンスアンプマルチプレクサ
の回路シミュレーション結果、（ｂ）は従来のセンスア
ンプマルチプレクサの回路シミュレーション結果を示す
グラフである。
の回路シミュレーション結果、（ｂ）は従来のセンスア
ンプマルチプレクサの回路シミュレーション結果を示す
グラフである。
【図６】（ａ）は従来の記憶装置の部分ブロック図、
（ｂ）は従来の記憶装置に設けられているセンスアンプ
マルチプレクサの回路図である。
（ｂ）は従来の記憶装置に設けられているセンスアンプ
マルチプレクサの回路図である。
１……記憶装置，２、２ａ〜２ｄ……メモリマット，
３、３ａ〜３ｄ……センスアンプ，４、４ａ〜４ｄ……
センスアンプマルチプレクサ，５、５ａ〜５ｄ……フィ
ードバック回路，６、６ａ〜６ｅ……データバス，７…
…出力バッファ，８……センスアンプ出力，９……ｐ型
ＭＯＳＦＥＴゲート入力，１０……ｎ型ＭＯＳＦＥＴゲ
ート入力，１１……データバス駆動用回路，１１ａ……
ｐ型ＭＯＳＦＥＴ，１１ｂ……ｎ型ＭＯＳＦＥＴ，１２
……ＧＮＤ，１３……メモリマット選択信号，１４、１
５……ＣＭＯＳスイッチ，１６……インバータ，１７…
…クロック発生回路Ａ，１８……クロック発生回路Ｂ，
１９、２０……ＣＭＯＳスイッチ，２１、２２ａ〜２２
ｃ……インバータ，２３……ＮＯＲ回路，２４ａ〜２４
ｃ……インバータ，２５……ＮＯＲ回路，２６……イン
バータ，２７……記憶装置，２８、２８ａ〜２８ｄ……
メモリマット，２９、２９ａ〜２９ｄ……センスアン
プ，３０、３０ａ〜３０ｄ……センスアンプマルチプレ
クサ，３１、３１ａ〜３１ｅ……データバス，３２……
出力バッファ，３３……センスアンプ出力，３４……デ
ータバス駆動用回路，３４ａ……ｐ型ＭＯＳＦＥＴ，３
４ｂ……ｎ型ＭＯＳＦＥＴ，３５……メモリマット選択
信号，３６、３７……ＣＭＯＳスイッチ，３８……フロ
ーティング防止用ｐ型ＭＯＳＦＥＴ，３９……フローテ
ィング防止用ｎ型ＭＯＳＦＥＴ
３、３ａ〜３ｄ……センスアンプ，４、４ａ〜４ｄ……
センスアンプマルチプレクサ，５、５ａ〜５ｄ……フィ
ードバック回路，６、６ａ〜６ｅ……データバス，７…
…出力バッファ，８……センスアンプ出力，９……ｐ型
ＭＯＳＦＥＴゲート入力，１０……ｎ型ＭＯＳＦＥＴゲ
ート入力，１１……データバス駆動用回路，１１ａ……
ｐ型ＭＯＳＦＥＴ，１１ｂ……ｎ型ＭＯＳＦＥＴ，１２
……ＧＮＤ，１３……メモリマット選択信号，１４、１
５……ＣＭＯＳスイッチ，１６……インバータ，１７…
…クロック発生回路Ａ，１８……クロック発生回路Ｂ，
１９、２０……ＣＭＯＳスイッチ，２１、２２ａ〜２２
ｃ……インバータ，２３……ＮＯＲ回路，２４ａ〜２４
ｃ……インバータ，２５……ＮＯＲ回路，２６……イン
バータ，２７……記憶装置，２８、２８ａ〜２８ｄ……
メモリマット，２９、２９ａ〜２９ｄ……センスアン
プ，３０、３０ａ〜３０ｄ……センスアンプマルチプレ
クサ，３１、３１ａ〜３１ｅ……データバス，３２……
出力バッファ，３３……センスアンプ出力，３４……デ
ータバス駆動用回路，３４ａ……ｐ型ＭＯＳＦＥＴ，３
４ｂ……ｎ型ＭＯＳＦＥＴ，３５……メモリマット選択
信号，３６、３７……ＣＭＯＳスイッチ，３８……フロ
ーティング防止用ｐ型ＭＯＳＦＥＴ，３９……フローテ
ィング防止用ｎ型ＭＯＳＦＥＴ
Claims (6)
- 【請求項１】複数のメモリマットと、該メモリマットか
らのデータを増幅して出力する複数のセンスアンプと、
前記センスアンプが複数接続された１本のデータバス
と、該データバスへデータを出力するデータバス駆動用
回路を備えメモリマット選択信号によって前記データバ
スへのデータ出力を決定する複数のセンスアンプマルチ
プレクサとを備えた記憶装置であって、前記センスアン
プマルチプレクサには、メモリマット選択信号が非選択
の際に前記データバスの信号をフィードバックすること
により、前記データバス駆動用回路が前記データバスの
信号の立ち上がり及び立ち下がりを補助するように駆動
することを特徴とする記憶装置。 - 【請求項２】前記センスアンプマルチプレクサには、前
記データバスの信号を入力とし前記データバスの信号の
立ち上がり及び立ち下がりの補助に寄与するクロック信
号を出力する一対のクロック発生回路と、前記メモリマ
ット選択信号を入力とし前記クロック発生回路の出力を
前記データバス駆動用回路を構成するＦＥＴのゲート電
極に入力する一対のＣＭＯＳスイッチを設けたことを特
徴とする請求項１記載の記憶装置。 - 【請求項３】非選択の前記センスアンプマルチプレクサ
は、前記データバス１本に対して複数同時に駆動するこ
とを特徴とする請求項１又は２記載の記憶装置。 - 【請求項４】記憶装置と、該記憶装置に記憶されたデー
タを用いて処理を行うデータ処理手段とを備えた半導体
装置であって、前記記憶装置は、複数のメモリマット
と、該メモリマットからのデータを増幅して出力する複
数のセンスアンプと、前記センスアンプが複数接続され
た１本のデータバスと、該データバスへデータを出力す
るデータバス駆動用回路を備えメモリマット選択信号に
よって前記データバスへのデータ出力を決定する複数の
センスアンプマルチプレクサとを備えており、前記セン
スアンプマルチプレクサには、メモリマット選択信号が
非選択の際に前記データバスの信号をフィードバックす
ることにより、前記データバス駆動用回路が前記データ
バスの信号の立ち上がり及び立ち下がりを補助するよう
に駆動することを特徴とする半導体装置。 - 【請求項５】前記センスアンプマルチプレクサには、前
記データバスの信号を入力とし前記データバスの信号の
立ち上がり及び立ち下がりの補助に寄与するクロック信
号を出力する一対のクロック発生回路と、前記メモリマ
ット選択信号を入力とし前記クロック発生回路の出力を
前記データバス駆動用回路を構成するＦＥＴのゲート電
極に入力する一対のＣＭＯＳスイッチを設けたことを特
徴とする請求項４記載の半導体装置。 - 【請求項６】非選択の前記センスアンプマルチプレクサ
は、前記データバス１本に対して複数同時に駆動するこ
とを特徴とする請求項４又は５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199424A JPH0950693A (ja) | 1995-08-04 | 1995-08-04 | 記憶装置及びそれを具備した半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199424A JPH0950693A (ja) | 1995-08-04 | 1995-08-04 | 記憶装置及びそれを具備した半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950693A true JPH0950693A (ja) | 1997-02-18 |
Family
ID=16407588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7199424A Pending JPH0950693A (ja) | 1995-08-04 | 1995-08-04 | 記憶装置及びそれを具備した半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0950693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215340B1 (en) | 1998-02-18 | 2001-04-10 | Nec Corporation | Signal transition accelerating driver with simple circuit configuration and driver system using the same |
| US6310496B1 (en) | 1998-02-06 | 2001-10-30 | Nec Corporation | Signal transition accelerating driver circuit for promptly driving bus line and bus driving system using the same |
-
1995
- 1995-08-04 JP JP7199424A patent/JPH0950693A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310496B1 (en) | 1998-02-06 | 2001-10-30 | Nec Corporation | Signal transition accelerating driver circuit for promptly driving bus line and bus driving system using the same |
| US6215340B1 (en) | 1998-02-18 | 2001-04-10 | Nec Corporation | Signal transition accelerating driver with simple circuit configuration and driver system using the same |
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