JP3070068B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3070068B2 JP3070068B2 JP16461390A JP16461390A JP3070068B2 JP 3070068 B2 JP3070068 B2 JP 3070068B2 JP 16461390 A JP16461390 A JP 16461390A JP 16461390 A JP16461390 A JP 16461390A JP 3070068 B2 JP3070068 B2 JP 3070068B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- potential
- transistor
- power supply
- auxiliary drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マトリクス状に配置され行単位にワード
線に接続されたメモリセルを有し、行デコーダにより選
択された前記ワード線を第１の電位に設定し、非選択の
前記ワード線を第２の電位に設定することにより、メモ
リセルの行選択を行う半導体記憶装置に関するものであ
る。
線に接続されたメモリセルを有し、行デコーダにより選
択された前記ワード線を第１の電位に設定し、非選択の
前記ワード線を第２の電位に設定することにより、メモ
リセルの行選択を行う半導体記憶装置に関するものであ
る。
第４図はメモリセルがマトリクス状に配置された半導
体記憶装置の１つであるマスクROMの構成を示す回路構
成図である。
体記憶装置の１つであるマスクROMの構成を示す回路構
成図である。
同図に示すように、メモリトランジスタ１がマトリク
ス状に配置されており、そのゲートが行単位で共通にワ
ード線２に接続され、そのドレインが列単位で共通にビ
ット線３に接続されている。ワード線２はＸデコーダ４
に接続され、ビット線３はＹデコーダ５に接続されてい
る。
ス状に配置されており、そのゲートが行単位で共通にワ
ード線２に接続され、そのドレインが列単位で共通にビ
ット線３に接続されている。ワード線２はＸデコーダ４
に接続され、ビット線３はＹデコーダ５に接続されてい
る。
Ｘデコーダ４は図示しない外部入力信号に基づき、複
数のワード線２のうち１本の選択ワード線２をＨレベル
に、他の非選択ワード線２をＬレベルにドライブする。
Ｘデコーダ４による上記ドライブは、一般的にＸデコー
ダ４内部のドライブ回路により行われる。
数のワード線２のうち１本の選択ワード線２をＨレベル
に、他の非選択ワード線２をＬレベルにドライブする。
Ｘデコーダ４による上記ドライブは、一般的にＸデコー
ダ４内部のドライブ回路により行われる。
そして、Ｙデコーダ５は図示しない外部入力信号に基
づき、複数のビット線３のうち１本のビット線３を選択
し、この選択ビット３と選択ワード線２との交点にある
メモリトランジスタ１の記憶内容を読み出す。
づき、複数のビット線３のうち１本のビット線３を選択
し、この選択ビット３と選択ワード線２との交点にある
メモリトランジスタ１の記憶内容を読み出す。
ところで、メモリの大容量化に伴い、ワード線２の長
さが長くなる傾向にあり、その結果、ワード線２はその
長さに比例して無視できない抵抗成分を有してしまう。
従って、Ｘデコーダ４に一番近い位置にあるメモリトラ
ンジスタ１までのワード線２の抵抗値r0と、Ｘデコーダ
４に一番遠い位置にあるメモリトランジスタ１までのワ
ード線２の抵抗値rEとに違いが生じる。
さが長くなる傾向にあり、その結果、ワード線２はその
長さに比例して無視できない抵抗成分を有してしまう。
従って、Ｘデコーダ４に一番近い位置にあるメモリトラ
ンジスタ１までのワード線２の抵抗値r0と、Ｘデコーダ
４に一番遠い位置にあるメモリトランジスタ１までのワ
ード線２の抵抗値rEとに違いが生じる。
その結果、第５図に示すように、ワード線２のＨレベ
ル立ち上がり時において、Ｘデコーダ４に一番近い位置
にあるメモリトランジスタ１のゲート下のワード線２
（以下、ワード線最近部と略す）の電位変化L0に比べ、
Ｘデコーダ４に一番遠い位置にあるメモリトランジスタ
１のゲート下のワード線２（以下、ワード線最遠部と略
す）の電位変化LEが緩やかになり、全体としての立ち上
がり時間が遅くなる。同様のことがワード線のＬレベル
立ち下がり時にもいえる。この立ち上がり及び立ち下が
り時間の遅延は、マスクROMのアクセス時間の高速化の
妨げになるという問題があった。
ル立ち上がり時において、Ｘデコーダ４に一番近い位置
にあるメモリトランジスタ１のゲート下のワード線２
（以下、ワード線最近部と略す）の電位変化L0に比べ、
Ｘデコーダ４に一番遠い位置にあるメモリトランジスタ
１のゲート下のワード線２（以下、ワード線最遠部と略
す）の電位変化LEが緩やかになり、全体としての立ち上
がり時間が遅くなる。同様のことがワード線のＬレベル
立ち下がり時にもいえる。この立ち上がり及び立ち下が
り時間の遅延は、マスクROMのアクセス時間の高速化の
妨げになるという問題があった。
上記問題を改善するために、第６図に示すようなワー
ド線の立ち上がり及び立ち下がり動作を補助する補助ド
ライブ回路10を、Ｘデコーダ４が接続されていない側の
ワード線２の末端に接続する。補助ドライブ回路10は、
PMOSトランジスタ21とNMOSトランジスタ22とからなり入
力がワード線２の末端に接続されたインバータI1と、PM
OSトランジスタ23とNMOSトランジスタ24とからなるイン
バータI2を直列接続し、インバータI2の出力をインバー
タI1の入力に帰還させている。なお、ｒはワード線２全
体の抵抗値を示している。
ド線の立ち上がり及び立ち下がり動作を補助する補助ド
ライブ回路10を、Ｘデコーダ４が接続されていない側の
ワード線２の末端に接続する。補助ドライブ回路10は、
PMOSトランジスタ21とNMOSトランジスタ22とからなり入
力がワード線２の末端に接続されたインバータI1と、PM
OSトランジスタ23とNMOSトランジスタ24とからなるイン
バータI2を直列接続し、インバータI2の出力をインバー
タI1の入力に帰還させている。なお、ｒはワード線２全
体の抵抗値を示している。
以下、補助ドライブ回路10の働きを第５図を参照して
説明する。ワード線選択時に補助ドライブ回路10がない
場合、時刻t0にワード線最遠部が立ち上がると、最終的
にＨレベルに達するのは時刻tEである。しかしながら、
補助ドライブ回路10がある場合、電位変化LE′に示すよ
うに、時刻t0にワード線最遠部が立ち上がった後、時刻
t1にワード線最遠部の電位がインバータI1の閾値電圧Vt
hを越えると、インバータI1がＨからＬに反転し、これ
に伴いインバータI2がＬからＨに反転する。その結果、
補助ドライブ回路10によるＨドライブ駆動が働き、ワー
ド線最遠部の電位変化が急俊になり、最終的にＨレベル
に達するのは時刻tHとなり時刻tEより速くなる。
説明する。ワード線選択時に補助ドライブ回路10がない
場合、時刻t0にワード線最遠部が立ち上がると、最終的
にＨレベルに達するのは時刻tEである。しかしながら、
補助ドライブ回路10がある場合、電位変化LE′に示すよ
うに、時刻t0にワード線最遠部が立ち上がった後、時刻
t1にワード線最遠部の電位がインバータI1の閾値電圧Vt
hを越えると、インバータI1がＨからＬに反転し、これ
に伴いインバータI2がＬからＨに反転する。その結果、
補助ドライブ回路10によるＨドライブ駆動が働き、ワー
ド線最遠部の電位変化が急俊になり、最終的にＨレベル
に達するのは時刻tHとなり時刻tEより速くなる。
一方、選択ワード線が非選択になる場合も、ワード線
最遠部が立ち下がり、その電位がインバータI1の閾値電
圧Vthを下回ると、インバータI1がＬからＨに反転し、
これに伴いインバータI2がＨからＬに反転するため、補
助ドライブ回路10によるＬドライブ駆動が働き、ワード
線最遠部の電位変化が急俊になり、最終的にＬレベルに
達する時刻は従来より速くなる。
最遠部が立ち下がり、その電位がインバータI1の閾値電
圧Vthを下回ると、インバータI1がＬからＨに反転し、
これに伴いインバータI2がＨからＬに反転するため、補
助ドライブ回路10によるＬドライブ駆動が働き、ワード
線最遠部の電位変化が急俊になり、最終的にＬレベルに
達する時刻は従来より速くなる。
もっとも、マスクROMのアクセス時間の遅延の主因と
なるのは、ワード線をＨレベルに充電する立ち上がり時
間の遅延であり、基本的には立ち上がり時間の短縮化が
図れれば良い。
なるのは、ワード線をＨレベルに充電する立ち上がり時
間の遅延であり、基本的には立ち上がり時間の短縮化が
図れれば良い。
このように、最も立ち上がり及び立ち下がりに時間が
かるワード線最遠部の立ち上がり及び立ち下がり時間が
補助ドライブ回路10により速められることにより、ROM
のアクセス時間の高速化を実現している。なお、インバ
ータI1の閾値電圧Vthは、インバータI1,I2の２つの反転
動作（Ｈ→Ｌ、Ｌ→Ｈ）が安定に行われるように、Ｈ
（VCC）,L（0V）の中間値（VCC/2）に設定するのが望ま
しい。
かるワード線最遠部の立ち上がり及び立ち下がり時間が
補助ドライブ回路10により速められることにより、ROM
のアクセス時間の高速化を実現している。なお、インバ
ータI1の閾値電圧Vthは、インバータI1,I2の２つの反転
動作（Ｈ→Ｌ、Ｌ→Ｈ）が安定に行われるように、Ｈ
（VCC）,L（0V）の中間値（VCC/2）に設定するのが望ま
しい。
また、補助ドライブ回路10は、第７図に示すように、
ワード線２の中心部に設けることもできる。なお、同図
において、r/2はワード線２の半分の長さ分の抵抗値を
示している。
ワード線２の中心部に設けることもできる。なお、同図
において、r/2はワード線２の半分の長さ分の抵抗値を
示している。
しかしながら、上記補助ドライブ回路10を構成するた
め、少なくとも４つのトランジスタを形成する必要が有
り、このような補助ドライブ回路10をワード線ごとに設
けることは集積度を損ね、メモリの大容量化の大きな障
害となるという問題点があり、実用性が乏しかった。
め、少なくとも４つのトランジスタを形成する必要が有
り、このような補助ドライブ回路10をワード線ごとに設
けることは集積度を損ね、メモリの大容量化の大きな障
害となるという問題点があり、実用性が乏しかった。
この発明は上記のような問題点を解決するためになさ
れたもので、ワード線が抵抗成分を有しても、集積度を
損ねることなくワード線の選択を速やかに行うことがで
きる半導体記憶装置を得ることを目的とする。
れたもので、ワード線が抵抗成分を有しても、集積度を
損ねることなくワード線の選択を速やかに行うことがで
きる半導体記憶装置を得ることを目的とする。
この発明にかかる半導体装置は、マトリクス状に配置
された複数のメモリセルと、前記複数のメモリセルに行
単位に接続される複数のワード線と、前記複数のワード
線と接続される行デコーダを有し、前記行デコーダによ
り選択された前記ワード線を第１の電位に設定し、非選
択の前記ワード線を第２の電位に設定することにより、
メモリセルの行選択を行い、前記各ワード線に接続され
た複数の補助ドライブ回路を備えており、この各補助ド
ライブ回路は、第１及び第２の電源に接続され、一方電
極が前記第１の電源に接続され、他方電極が前記ワード
線に接続され、制御電極に前記第１の電源の電位と前記
第２の電源の電位の間の電位である第１の閾値電圧より
前記第２の電源の電位側の電位が与えられるとオンする
第１の導電型の第１のトランジスタと、一方電極が前記
第２の電源に接続され、制御電極が前記ワード線に接続
され、制御電極に前記第１の電源の電位と前記第２の電
源の電位の間の電位である第２の閾値電圧より前記第１
の電源の電位側の電位が与えられるとオンする第２の誘
電型の第２のトランジスタと、一端が前記第１の電源に
接続され、他端が前記第２のトランジスタの他方電極及
び前記第１のトランジスタの制御電極に接続され、その
抵抗値が前記第２のトランジスタのオン抵抗より十分大
きい抵抗とから構成されている。
された複数のメモリセルと、前記複数のメモリセルに行
単位に接続される複数のワード線と、前記複数のワード
線と接続される行デコーダを有し、前記行デコーダによ
り選択された前記ワード線を第１の電位に設定し、非選
択の前記ワード線を第２の電位に設定することにより、
メモリセルの行選択を行い、前記各ワード線に接続され
た複数の補助ドライブ回路を備えており、この各補助ド
ライブ回路は、第１及び第２の電源に接続され、一方電
極が前記第１の電源に接続され、他方電極が前記ワード
線に接続され、制御電極に前記第１の電源の電位と前記
第２の電源の電位の間の電位である第１の閾値電圧より
前記第２の電源の電位側の電位が与えられるとオンする
第１の導電型の第１のトランジスタと、一方電極が前記
第２の電源に接続され、制御電極が前記ワード線に接続
され、制御電極に前記第１の電源の電位と前記第２の電
源の電位の間の電位である第２の閾値電圧より前記第１
の電源の電位側の電位が与えられるとオンする第２の誘
電型の第２のトランジスタと、一端が前記第１の電源に
接続され、他端が前記第２のトランジスタの他方電極及
び前記第１のトランジスタの制御電極に接続され、その
抵抗値が前記第２のトランジスタのオン抵抗より十分大
きい抵抗とから構成されている。
この発明においては、メモリセルの行選択時に、選択
されたワード線の電位が第２の電位から第１の電位に変
化する際、第２の閾値電圧を越えると第２のトランジス
タはオンし、抵抗と第２のトランジスタのオン抵抗によ
り分圧された電位が第１のトランジスタの制御電極に与
えられる。このとき、抵抗の抵抗値は第２のトランジス
タのオン抵抗より十分大きく、第１のトランジスタの制
御電極に与えられる電位は第１の閾値電圧より第２の電
源電位側の電位となるため、第１のトランジスタがオン
する。その結果、第１のトランジスタを介してワード線
は第１の電源に接続されることにより第１の電源電位に
ドライブされる。
されたワード線の電位が第２の電位から第１の電位に変
化する際、第２の閾値電圧を越えると第２のトランジス
タはオンし、抵抗と第２のトランジスタのオン抵抗によ
り分圧された電位が第１のトランジスタの制御電極に与
えられる。このとき、抵抗の抵抗値は第２のトランジス
タのオン抵抗より十分大きく、第１のトランジスタの制
御電極に与えられる電位は第１の閾値電圧より第２の電
源電位側の電位となるため、第１のトランジスタがオン
する。その結果、第１のトランジスタを介してワード線
は第１の電源に接続されることにより第１の電源電位に
ドライブされる。
第１図はこの発明の一実施例であるマスクROMのワー
ド線周辺を示した回路構成図である。同図に示すよう
に、補助ドライブ回路10′を、Ｘデコーダ４が接続され
ていない側のワード線２の末端に接続している。補助ド
ライブ回路10′は、NMOSトランジスタ31,PMOSトランジ
スタ32及び抵抗33とから構成され、電源，接地間に抵抗
33とNMOSトランジスタ31が直列に接続される。抵抗33の
抵抗値はNMOSトランジスタ31のオン抵抗より十分大きく
設定されており、NMOSトランジスタ31のゲートがワード
線２の末端に接続される。また、電源とワード線２との
間にPMOSトランジスタ32が介挿され、このPMOSトランジ
スタ32のゲートが抵抗33とNMOSトランジスタ31のドレイ
ンとの間に接続される。なお、ｒはワード線２全体の抵
抗値を示している。また、マスクROMの全体構成は第４
図で示した従来例と同様である。
ド線周辺を示した回路構成図である。同図に示すよう
に、補助ドライブ回路10′を、Ｘデコーダ４が接続され
ていない側のワード線２の末端に接続している。補助ド
ライブ回路10′は、NMOSトランジスタ31,PMOSトランジ
スタ32及び抵抗33とから構成され、電源，接地間に抵抗
33とNMOSトランジスタ31が直列に接続される。抵抗33の
抵抗値はNMOSトランジスタ31のオン抵抗より十分大きく
設定されており、NMOSトランジスタ31のゲートがワード
線２の末端に接続される。また、電源とワード線２との
間にPMOSトランジスタ32が介挿され、このPMOSトランジ
スタ32のゲートが抵抗33とNMOSトランジスタ31のドレイ
ンとの間に接続される。なお、ｒはワード線２全体の抵
抗値を示している。また、マスクROMの全体構成は第４
図で示した従来例と同様である。
第２図は第１図で示した補助ドライブ回路10′を有す
るマスクROMのワード線の選択動作を示したグラフであ
る。なお、同図において、L0がワード線最近部の電位変
化、LEは補助ドライブ回路10′がない場合のワード線最
遠部の電位変化、LE2が補助ドライブ回路10′がある場
合のワード線最遠部の電位変化を示している。第２図に
示すように、時刻t0にＸデコーダ４のＨドライブ駆動に
より選択されたワード線（ワード線最近部，ワード線最
遠部）が立ち上がりを開始する。そして、時刻tVでワー
ド線最遠部の電位がNMOSトランジスタ31の閾値電圧Vt
h′を越えると、NMOSトランジスタ31がオフ→オンに変
化する。この時、抵抗33の抵抗値はNMOSトランジスタ31
のオン抵抗より十分高いため、電源VCCを抵抗31とNMOS
トランジスタ31のオン抵抗とにより分圧して得られるPM
OSトランジスタ32のゲート電位はほぼＬレベルに導かれ
る。その結果、PMOSトランジスタ32がオンするため、PM
OSトランジスタ32を介して電源がワード線２に接続され
ることにより、補助ドライブ回路10′によるＨドライブ
駆動が働く。この補助ドライブ回路10′によるＨドライ
ブ駆動により、ワード線最遠部の立ち上がり電位変化が
急俊になり、最終的にＨレベルに達するのは時刻tH′と
なり、補助ドライブ回路10′によるＨドライブ駆動が働
かないＨレベル到達時刻tEより速くなる。しかも、NMOS
トランジスタ31の閾値電圧Vth′はCMOSインバータの閾
値電圧Vthよりも低く設定することができるため、CMOS
インバータの直列接続により構成された従来の補助ドラ
イブ回路10（第６図、第７図参照）よりも、ワード線の
Ｈレベル立ち上がり時間の短縮化が図れる。
るマスクROMのワード線の選択動作を示したグラフであ
る。なお、同図において、L0がワード線最近部の電位変
化、LEは補助ドライブ回路10′がない場合のワード線最
遠部の電位変化、LE2が補助ドライブ回路10′がある場
合のワード線最遠部の電位変化を示している。第２図に
示すように、時刻t0にＸデコーダ４のＨドライブ駆動に
より選択されたワード線（ワード線最近部，ワード線最
遠部）が立ち上がりを開始する。そして、時刻tVでワー
ド線最遠部の電位がNMOSトランジスタ31の閾値電圧Vt
h′を越えると、NMOSトランジスタ31がオフ→オンに変
化する。この時、抵抗33の抵抗値はNMOSトランジスタ31
のオン抵抗より十分高いため、電源VCCを抵抗31とNMOS
トランジスタ31のオン抵抗とにより分圧して得られるPM
OSトランジスタ32のゲート電位はほぼＬレベルに導かれ
る。その結果、PMOSトランジスタ32がオンするため、PM
OSトランジスタ32を介して電源がワード線２に接続され
ることにより、補助ドライブ回路10′によるＨドライブ
駆動が働く。この補助ドライブ回路10′によるＨドライ
ブ駆動により、ワード線最遠部の立ち上がり電位変化が
急俊になり、最終的にＨレベルに達するのは時刻tH′と
なり、補助ドライブ回路10′によるＨドライブ駆動が働
かないＨレベル到達時刻tEより速くなる。しかも、NMOS
トランジスタ31の閾値電圧Vth′はCMOSインバータの閾
値電圧Vthよりも低く設定することができるため、CMOS
インバータの直列接続により構成された従来の補助ドラ
イブ回路10（第６図、第７図参照）よりも、ワード線の
Ｈレベル立ち上がり時間の短縮化が図れる。
一方、選択ワード線が非選択になる場合も、ワード線
最遠部が立ち下がりその電位がNMOSトランジスタの閾値
Vth′を下回ると、NMOSトランジスタ31がオン→オフに
変化し、PMOSトランジスタ32のゲート電位はＨレベルに
導かれPMOSトランジスタ32がオフする。その結果、NMOS
トランジスタ31を介してワード線２が接地されるため、
補助ドライブ回路10′によるＬドライブ駆動が働き、立
ち下がり電位変化が急俊になり、最終的にＬレベルに達
する時刻は従来より速くなる。
最遠部が立ち下がりその電位がNMOSトランジスタの閾値
Vth′を下回ると、NMOSトランジスタ31がオン→オフに
変化し、PMOSトランジスタ32のゲート電位はＨレベルに
導かれPMOSトランジスタ32がオフする。その結果、NMOS
トランジスタ31を介してワード線２が接地されるため、
補助ドライブ回路10′によるＬドライブ駆動が働き、立
ち下がり電位変化が急俊になり、最終的にＬレベルに達
する時刻は従来より速くなる。
また、選択されたワード線はＨレベルになるため、NM
OSトランジスタ31は、オンとなり、抵抗33とNMOSトラン
ジスタ31を介して電源から接地間に電流が流れる。
OSトランジスタ31は、オンとなり、抵抗33とNMOSトラン
ジスタ31を介して電源から接地間に電流が流れる。
一方、一定の選択されたワード線以外はＬレベルであ
るので、NMOSトランジスタ31は、オフとなり、抵抗33と
NMOSトランジスタ31を介して電源から接地間に上記電流
は流れない。
るので、NMOSトランジスタ31は、オフとなり、抵抗33と
NMOSトランジスタ31を介して電源から接地間に上記電流
は流れない。
これらのことから、選択されたワード線で電流は流れ
るものの、選択されるワード線の本数は少ないため、上
記電流により消費電力の増加の問題は生じない。
るものの、選択されるワード線の本数は少ないため、上
記電流により消費電力の増加の問題は生じない。
このように、補助ドライブ回路10′は、ワード線の選
択動作を考慮した回路であるので、ワード線選択の高速
化をしつつ、低消費電力の条件も満たす。
択動作を考慮した回路であるので、ワード線選択の高速
化をしつつ、低消費電力の条件も満たす。
第３図は補助ドライブ回路10′のレイアウトパターン
を示す平面図である。なお、同図において、□はコンタ
クトを示している。同図に示すように、ポリシリコンか
らなる抵抗33は電源配線40の幅方向に沿って形成されて
おり、その一端は電源配線40の端部とコンタクトを介し
て接続され、他端はコンタクトを介してAl配線42に接続
されるとともにPMOSトランジスタ32のポリシリコンゲー
ト41と接続される。
を示す平面図である。なお、同図において、□はコンタ
クトを示している。同図に示すように、ポリシリコンか
らなる抵抗33は電源配線40の幅方向に沿って形成されて
おり、その一端は電源配線40の端部とコンタクトを介し
て接続され、他端はコンタクトを介してAl配線42に接続
されるとともにPMOSトランジスタ32のポリシリコンゲー
ト41と接続される。
PMOSトランジスタ32のソースはコンタクトを介して電
源配線40の端部に接続され、ドレインはコンタクトを介
してAl配線43に接続される。そして、このAl配線43はコ
ンタクトを介してNMOSトランジスタ31のポリシリコンゲ
ートを兼ねたワード線２に接続される。NMOSトランジス
タ31のドレインはコンタクトを介してAl配線42に接続さ
れ、ソースはポリシリコンからなるソース線44（接地レ
ベルに導く）に接続される。
源配線40の端部に接続され、ドレインはコンタクトを介
してAl配線43に接続される。そして、このAl配線43はコ
ンタクトを介してNMOSトランジスタ31のポリシリコンゲ
ートを兼ねたワード線２に接続される。NMOSトランジス
タ31のドレインはコンタクトを介してAl配線42に接続さ
れ、ソースはポリシリコンからなるソース線44（接地レ
ベルに導く）に接続される。
このようにレイアウトすることにより、補助ドライブ
回路10′が実現する。なお、第３図で示した抵抗33は電
源配線40の幅に沿って形成されており、マスクROMの集
積度をほとんど損ねることなく形成されているが、これ
は電源配線40の幅が十分広いことが前提となっている。
しかしながら、近年、メモリチップをパッケージに封入
した際の応力等の影響からチップを保護するために、メ
モリセルの周辺に幅の広い電源配線を配置するのが一般
的になっていることから、実用上なんら不都合はない。
回路10′が実現する。なお、第３図で示した抵抗33は電
源配線40の幅に沿って形成されており、マスクROMの集
積度をほとんど損ねることなく形成されているが、これ
は電源配線40の幅が十分広いことが前提となっている。
しかしながら、近年、メモリチップをパッケージに封入
した際の応力等の影響からチップを保護するために、メ
モリセルの周辺に幅の広い電源配線を配置するのが一般
的になっていることから、実用上なんら不都合はない。
このように２つのトランジスタと１つの抵抗により補
助ドライブ回路10′を構成している。抵抗は能動素子で
なく素子分離して形成する必要がないため、抵抗１つの
形成領域は２つのトランジスタの形成領域より小領域で
済む。したがって、従来よりコンタクトに補助ドライブ
回路を構成できるため、その分集積度が向上する。
助ドライブ回路10′を構成している。抵抗は能動素子で
なく素子分離して形成する必要がないため、抵抗１つの
形成領域は２つのトランジスタの形成領域より小領域で
済む。したがって、従来よりコンタクトに補助ドライブ
回路を構成できるため、その分集積度が向上する。
なお、この実施例ではマスクROMを例に挙げたが、実
質的に抵抗成分を有するワード線の選択動作を集積度を
損ねることなく高速に行う必要のある半導体記憶装置で
あれば、EPROM,E2PROM,SRAM,DRAM等の他の半導体記憶装
置にも本発明を適用することができる。また、補助ドラ
イブ回路10′は、ワード線２の末端に設けず中心部に設
けることもできる。
質的に抵抗成分を有するワード線の選択動作を集積度を
損ねることなく高速に行う必要のある半導体記憶装置で
あれば、EPROM,E2PROM,SRAM,DRAM等の他の半導体記憶装
置にも本発明を適用することができる。また、補助ドラ
イブ回路10′は、ワード線２の末端に設けず中心部に設
けることもできる。
以上説明したように、この発明によれば、選択された
ワード線の電位が第２の電位から第１の電位に変化する
際、第２の閾値電圧を越えると第２のトランジスタはオ
ンし、これに伴い第１のトランジスタがオンすることに
より、第１のトランジスタを介して第１の電源に接続さ
れることにより、ワード線は第１の電源電位にドライブ
される。
ワード線の電位が第２の電位から第１の電位に変化する
際、第２の閾値電圧を越えると第２のトランジスタはオ
ンし、これに伴い第１のトランジスタがオンすることに
より、第１のトランジスタを介して第１の電源に接続さ
れることにより、ワード線は第１の電源電位にドライブ
される。
この第１のトランジスタがオンすることによる補助ド
ライブ回路のドライブ駆動にり、ワード線が多少の抵抗
成分を有していても、ワード線の選択を速やかに行うと
ができる。しかも、２つのトランジスタと１つの抵抗に
より補助ドライブ回路が形成できるため、集積度も向上
する。また、選択されるワード線の本数は少ないので、
補助ドライブ回路で多くの電流は流れなく、低消費電力
である。
ライブ回路のドライブ駆動にり、ワード線が多少の抵抗
成分を有していても、ワード線の選択を速やかに行うと
ができる。しかも、２つのトランジスタと１つの抵抗に
より補助ドライブ回路が形成できるため、集積度も向上
する。また、選択されるワード線の本数は少ないので、
補助ドライブ回路で多くの電流は流れなく、低消費電力
である。
第１図はこの発明の一実施例であるマスクROMのワード
線周辺を示した回路構成図、第２図は第１図で示した補
助ドライブ回路の動作説明用のグラフ、第３図は第１図
で示した補助ドライブ回路のレイアウトパターンを示す
平面図、第４図は従来のマスクROMの全体構成を示す回
路構成図、第５図は選択されたワード線の電位変化を示
すグラフ、第６図及び第７図はマスクROM内に形成され
た補助ドライブ回路を示す回路図である。 図において、２はワード線、31はNMOSトランジスタ、32
はPMOSトランジスタ、33は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
線周辺を示した回路構成図、第２図は第１図で示した補
助ドライブ回路の動作説明用のグラフ、第３図は第１図
で示した補助ドライブ回路のレイアウトパターンを示す
平面図、第４図は従来のマスクROMの全体構成を示す回
路構成図、第５図は選択されたワード線の電位変化を示
すグラフ、第６図及び第７図はマスクROM内に形成され
た補助ドライブ回路を示す回路図である。 図において、２はワード線、31はNMOSトランジスタ、32
はPMOSトランジスタ、33は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】マトリクス状に配置された複数のメモリセ
ルと、 前記複数のメモリセルに行単位に接続される複数のワー
ド線と、 前記複数のワード線と接続される行デコーダを有し、 前記行デコーダにより選択された前記ワード線を第１の
電位に設定し、 非選択の前記ワード線を第２の電位に設定することによ
り、 メモリセルの行選択を行う半導体記憶装置において、 前記各ワード線に接続された複数の補助ドライブ回路を
備え、 前記各補助ドライブ回路は第１及び第２の電源に接続さ
れ、 一方電極が前記第１の電源に接続され、 他方電極が前記ワード線に接続され、 制御電極に前記第１の電源の電位と前記第２の電源の電
位の間の電位である第１の閾値電圧より前記第２の電源
の電位側の電位が与えられるとオンする第１の導電型の
第１のトランジスタと、 一方電極が前記第２の電源に接続され、 制御電極が前記ワード線に接続され、 制御電極に前記第１の電源の電位と前記第２の電源の電
位の間の電位である第２の閾値電圧より前記第１の電源
の電位側の電位が与えられるとオンする第２の導電型の
第２のトランジスタと、 一端が前記第１の電源に接続され、 他端が前記第２のトランジスタの他方電極及び前記第１
のトランジスタの制御電極に接続され、 その抵抗値が前記第２のトランジスタのオン抵抗より十
分大きい抵抗とから構成されることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461390A JP3070068B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461390A JP3070068B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457297A JPH0457297A (ja) | 1992-02-25 |
| JP3070068B2 true JP3070068B2 (ja) | 2000-07-24 |
Family
ID=15796522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16461390A Expired - Lifetime JP3070068B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070068B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69233589T2 (de) * | 1991-11-22 | 2006-06-22 | Fujitsu Ltd., Kawasaki | Plattenlaufwerk |
| US5608592A (en) * | 1992-10-29 | 1997-03-04 | Fujitsu Limited | Head actuator |
| US9105315B2 (en) | 2012-07-23 | 2015-08-11 | Arm Limited | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
| GB2520277B (en) * | 2013-11-13 | 2016-07-20 | Advanced Risc Mach Ltd | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226095A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1990
- 1990-06-22 JP JP16461390A patent/JP3070068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457297A (ja) | 1992-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3085455B2 (ja) | スタティックｒａｍ | |
| US10453519B2 (en) | Semiconductor device | |
| JP5076462B2 (ja) | 半導体メモリデバイス | |
| JP2507164B2 (ja) | 半導体記憶装置 | |
| JP4072127B2 (ja) | 半導体集積回路 | |
| TW201616274A (zh) | 半導體裝置 | |
| US5682105A (en) | Bonding option circuit having no pass-through current | |
| JPH0814995B2 (ja) | 半導体メモリ | |
| JP3070068B2 (ja) | 半導体記憶装置 | |
| EP0590591B1 (en) | Static random access memory for gate array devices | |
| JPH10163346A (ja) | 半導体メモリのパワーライン配線構造 | |
| JPS6052518B2 (ja) | 半導体記憶装置 | |
| US5305279A (en) | Semiconductor memory device having word line selection logic circuits | |
| JP3047659B2 (ja) | 半導体集積回路 | |
| KR101035933B1 (ko) | 반도체 메모리 | |
| JPS60226095A (ja) | 半導体記憶装置 | |
| JPH10162589A (ja) | 強誘電体メモリ装置 | |
| JP3192106B2 (ja) | 半導体集積回路 | |
| JP3266346B2 (ja) | 半導体記憶装置 | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| US6025748A (en) | Precharge device for semiconductor integrated circuit device | |
| JPS59116986A (ja) | 半導体記憶装置 | |
| JPH0224896A (ja) | 半導体メモリ | |
| JPS59186190A (ja) | 半導体集積回路装置 | |
| JPH0230117B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080526 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080526 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 11 |