JPS6052518B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6052518B2 JPS6052518B2 JP56203364A JP20336481A JPS6052518B2 JP S6052518 B2 JPS6052518 B2 JP S6052518B2 JP 56203364 A JP56203364 A JP 56203364A JP 20336481 A JP20336481 A JP 20336481A JP S6052518 B2 JPS6052518 B2 JP S6052518B2
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- circuit
- line
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は語選択信号線（ワード線）の立下り特性を改善
した錆止型半導体記憶装置に関する。
した錆止型半導体記憶装置に関する。
（２）技術の背景バイポーラランダムアクセスメモリ
（ＲＡＭ）を用いた半導体記憶装置の大容量化に伴い、
消費電力を増加しない方法として、メモリセルの保持電
流を減少する手段が考えられているが、このような措置
はワード線が選択状態から非選択状態へ移行する立下り
時間を遅くするのて、高速動作の妨げとなつている。（
３）従来技術の問題点 上述のようなワード線における立下り時間の遅延の対策
としては、従来第１図または第２図に示される装置が用
いられている。
（ＲＡＭ）を用いた半導体記憶装置の大容量化に伴い、
消費電力を増加しない方法として、メモリセルの保持電
流を減少する手段が考えられているが、このような措置
はワード線が選択状態から非選択状態へ移行する立下り
時間を遅くするのて、高速動作の妨げとなつている。（
３）従来技術の問題点 上述のようなワード線における立下り時間の遅延の対策
としては、従来第１図または第２図に示される装置が用
いられている。
第１図の装置は特開昭５３−４１９６８号により開示さ
れた装置である。図中ＭＣはフリップフロップ型のメモ
リセル、ＷＬはワード線、ＨＬはこれと対をなすホール
ド線、Ｂ、Ｂはビット線対、ＷＤはワードドライバ、Ｉ
Ｈはホールド電流源である。メモリセルＭＣはマトリク
ス状に配設されメモリセルアレイを構成する。１つのメ
モリセルＭＣは、ワードドライバＷＤの１つと図示せぬ
ビットドライバの１つをオンにして選択される。
れた装置である。図中ＭＣはフリップフロップ型のメモ
リセル、ＷＬはワード線、ＨＬはこれと対をなすホール
ド線、Ｂ、Ｂはビット線対、ＷＤはワードドライバ、Ｉ
Ｈはホールド電流源である。メモリセルＭＣはマトリク
ス状に配設されメモリセルアレイを構成する。１つのメ
モリセルＭＣは、ワードドライバＷＤの１つと図示せぬ
ビットドライバの１つをオンにして選択される。
図では簡略化のためノー部破線により省略してメモリセ
ルアイレを表わしている。ワード線が選択状態から非選
択状態へ移行する際の立下り時間の遅延を改善する語線
放電回路１は各ワード線ごとに１個ずつ配置されている
。或１つのワード線ＷＬが選択されて高電位；になつた
とすると選択されたＷＬに該当する語線放電回路のトラ
ンジスタ１１および１２はいずれも導通状態となり、ト
ランジスタ１２を通つてＩＤＩＳの電流が流れるように
なり、当該ワード線に接続されているメモリセルは保持
電流のほかにＩＯｌ，の電流が加わる。ワード線が選択
から非選択に移るとき、保持電流のほかに放電電流１Ｄ
０，が加えられていると、ワード線が高レベルから低レ
ベルへ移るとき立下りの遅延を防止できる。この装置に
用いられる放電回路は、放電電流。，，が他のワード線
の回路の動作と無関係に独立して決まるという長所を有
するが、電源電圧Ｃｃの変動に対して余裕度が少ないと
いう問題点を有する。第２図の装置は特開昭５６−３７
８８４号により開示された装置である。図中放電回路２
以外の部分は第１図の装置の回路と同様である。この装
置の放電回路２は、ワード線ＷＬが駆動され高レベルに
なるとトランジスタ２１が導通状態となりトランジスタ
２２のベースを高レベルにし、それによりトランジスタ
２２が導通状態となり定電流源より放電電流が流れる。
ワード線の選択状態において保持電流以外に放電電流が
加えられていると、選択状態から非選択状態へ移るとき
のレベルの立下りの遅れが改善されることは第１図の装
置と同様である。この回路においては、電源電圧の変動
に伴う誤動作に対する余裕度は問題ないが、各ワード線
ごとに１個ずつ配置されているトランジスタ２２のエミ
ツタ回路がすべてまとめられて同一の定電流源に接続さ
れているから、各トランジスタ２２の特性（特にＨＦＥ
の大小）により動作条件が異なり、必ずしも選択された
ワード線に関するトランジスタ２２のみが導通情態にな
るとは限らないという問題点がある。｛４）発明の目的 本発明の目的は、前述の従来型装置の問題点にかんがみ
、放電電流をオン・オフするトランジスタのベース回路
にカレント・ミラー回路を使用するという着想に基づき
、動作における余裕度がワード線ごとに独立し、かつ電
源電圧変動による影．響の少ない語線放電回路を用いて
、アクセスタイムの迅速な半導体記憶装置を得ることに
ある。
ルアイレを表わしている。ワード線が選択状態から非選
択状態へ移行する際の立下り時間の遅延を改善する語線
放電回路１は各ワード線ごとに１個ずつ配置されている
。或１つのワード線ＷＬが選択されて高電位；になつた
とすると選択されたＷＬに該当する語線放電回路のトラ
ンジスタ１１および１２はいずれも導通状態となり、ト
ランジスタ１２を通つてＩＤＩＳの電流が流れるように
なり、当該ワード線に接続されているメモリセルは保持
電流のほかにＩＯｌ，の電流が加わる。ワード線が選択
から非選択に移るとき、保持電流のほかに放電電流１Ｄ
０，が加えられていると、ワード線が高レベルから低レ
ベルへ移るとき立下りの遅延を防止できる。この装置に
用いられる放電回路は、放電電流。，，が他のワード線
の回路の動作と無関係に独立して決まるという長所を有
するが、電源電圧Ｃｃの変動に対して余裕度が少ないと
いう問題点を有する。第２図の装置は特開昭５６−３７
８８４号により開示された装置である。図中放電回路２
以外の部分は第１図の装置の回路と同様である。この装
置の放電回路２は、ワード線ＷＬが駆動され高レベルに
なるとトランジスタ２１が導通状態となりトランジスタ
２２のベースを高レベルにし、それによりトランジスタ
２２が導通状態となり定電流源より放電電流が流れる。
ワード線の選択状態において保持電流以外に放電電流が
加えられていると、選択状態から非選択状態へ移るとき
のレベルの立下りの遅れが改善されることは第１図の装
置と同様である。この回路においては、電源電圧の変動
に伴う誤動作に対する余裕度は問題ないが、各ワード線
ごとに１個ずつ配置されているトランジスタ２２のエミ
ツタ回路がすべてまとめられて同一の定電流源に接続さ
れているから、各トランジスタ２２の特性（特にＨＦＥ
の大小）により動作条件が異なり、必ずしも選択された
ワード線に関するトランジスタ２２のみが導通情態にな
るとは限らないという問題点がある。｛４）発明の目的 本発明の目的は、前述の従来型装置の問題点にかんがみ
、放電電流をオン・オフするトランジスタのベース回路
にカレント・ミラー回路を使用するという着想に基づき
、動作における余裕度がワード線ごとに独立し、かつ電
源電圧変動による影．響の少ない語線放電回路を用いて
、アクセスタイムの迅速な半導体記憶装置を得ることに
ある。
（５）発明の構成本発明においては、語選択信号線から
メモリセルを通してホールド線に常時ホールド電流を流
す−静止型半導体記憶装置において、語選択信号線の電
位変化を検出する第１のトランジスタ、該第１のトラン
ジスタの出力を一定時間遅延させる遅延回路、該遅延回
路の出力でオン・オフされる第２のトランジスタ、およ
び入力には電源から少なくとも抵抗を介して電流が供給
され、出力が、該第２のトランジスタのベースに接続さ
れるカレント・ミラー回路を各語選択信号線ごとに設け
、該第２のトランジスタを各ホールド線と電源の帰線側
との間に介在させて電流スイツチを構成することを特徴
とする半導体記憶装置が提供される。
メモリセルを通してホールド線に常時ホールド電流を流
す−静止型半導体記憶装置において、語選択信号線の電
位変化を検出する第１のトランジスタ、該第１のトラン
ジスタの出力を一定時間遅延させる遅延回路、該遅延回
路の出力でオン・オフされる第２のトランジスタ、およ
び入力には電源から少なくとも抵抗を介して電流が供給
され、出力が、該第２のトランジスタのベースに接続さ
れるカレント・ミラー回路を各語選択信号線ごとに設け
、該第２のトランジスタを各ホールド線と電源の帰線側
との間に介在させて電流スイツチを構成することを特徴
とする半導体記憶装置が提供される。
（６）発明の実施例本発明の第１の実施例としての半導
体記憶装置ｌの回路図が第３図に示される。
体記憶装置ｌの回路図が第３図に示される。
本装置はマトリツクス状に配列されたメモリセルＭＣｌ
ワードドライバＷＤｌホールド用定電流源であるホール
ド電流源１Ｈおよび語線放電回路３を具備する。メモリ
セルＭＣの内部回路は第１図のメモリセルと同様である
ので省略する。各メモリセルは行方向のワード線ＷＬお
よびホールド線ＨＬｌ列方向のビツト線対Ｂおよび百に
より接続されている。ワードドライバＷＤの出力はワー
ド線ＷＬに接続され、ホールド線匪はホールド電流源１
Ｈに接続さ″れる。語線放電回路３は第１のトランジス
タ３１、第２のトランジスタ３２、第１の抵抗３３、第
２の抵抗３４およびカレント・ミラー回路３５を具備す
る。カレント・ミラー回路３５はトランジスタ３６およ
びダイオード３７から構成される。ワード線ＷＬはトラ
ンジスタ３１のベースに接続され、該トランジスタ３１
のコレクタは電源Ｃｃへ接続される。トランジスタ３１
のエミツタは抵抗３３を介してトランジスタ３２のベー
スおよびトランジスタ３６のコレクタへ接続される。ト
ランジスタ３２のベースはキヤパシタを介して接地され
る。トランジスタ３２のコレクタはホールド線ＨＬに、
エミツタは抵抗を介して電源の帰線側へ接続される。ト
ランジスタ３６のエミッタは電源の帰線側へ接続される
。トランジスタ３６のベースからは２箇所に分岐され、
一方は抵抗３４およびダイオードを介して電源Ｖｃｃへ
接続され、他方はダイオード３７を介して電源の帰線側
へ接続される。次にこの装置の動作について述べる。
ワードドライバＷＤｌホールド用定電流源であるホール
ド電流源１Ｈおよび語線放電回路３を具備する。メモリ
セルＭＣの内部回路は第１図のメモリセルと同様である
ので省略する。各メモリセルは行方向のワード線ＷＬお
よびホールド線ＨＬｌ列方向のビツト線対Ｂおよび百に
より接続されている。ワードドライバＷＤの出力はワー
ド線ＷＬに接続され、ホールド線匪はホールド電流源１
Ｈに接続さ″れる。語線放電回路３は第１のトランジス
タ３１、第２のトランジスタ３２、第１の抵抗３３、第
２の抵抗３４およびカレント・ミラー回路３５を具備す
る。カレント・ミラー回路３５はトランジスタ３６およ
びダイオード３７から構成される。ワード線ＷＬはトラ
ンジスタ３１のベースに接続され、該トランジスタ３１
のコレクタは電源Ｃｃへ接続される。トランジスタ３１
のエミツタは抵抗３３を介してトランジスタ３２のベー
スおよびトランジスタ３６のコレクタへ接続される。ト
ランジスタ３２のベースはキヤパシタを介して接地され
る。トランジスタ３２のコレクタはホールド線ＨＬに、
エミツタは抵抗を介して電源の帰線側へ接続される。ト
ランジスタ３６のエミッタは電源の帰線側へ接続される
。トランジスタ３６のベースからは２箇所に分岐され、
一方は抵抗３４およびダイオードを介して電源Ｖｃｃへ
接続され、他方はダイオード３７を介して電源の帰線側
へ接続される。次にこの装置の動作について述べる。
１つのメモリセルＭＣは、ワードドライバＷＤの１つと
図示せぬビツトドライバの１つをオンにして選択される
。
図示せぬビツトドライバの１つをオンにして選択される
。
選択されたメモリセルを接続するワード線ＷＬは高レベ
ルとなり、語線放電回路３のトランジスタ３１のベース
に高レベルを印加する。トランジスタ３１は導通状態と
なりトランジスタ３２のベース電圧を上昇させるので、
トランジスタ３２も導通状態となり非選択状態のときメ
モリセルＭＣに流れているホールド電流源１Ｈからの電
流のほかに、トランジスタ３２を通して流れる電流（Ｉ
ＯＯ，）が加わることになり、前述したようにワード線
が選択状態から非選択の状態に切換わるとき、その立下
り時間の遅延を改善する。語線放電回路について詳述す
る。
ルとなり、語線放電回路３のトランジスタ３１のベース
に高レベルを印加する。トランジスタ３１は導通状態と
なりトランジスタ３２のベース電圧を上昇させるので、
トランジスタ３２も導通状態となり非選択状態のときメ
モリセルＭＣに流れているホールド電流源１Ｈからの電
流のほかに、トランジスタ３２を通して流れる電流（Ｉ
ＯＯ，）が加わることになり、前述したようにワード線
が選択状態から非選択の状態に切換わるとき、その立下
り時間の遅延を改善する。語線放電回路について詳述す
る。
この回路は前述の第２図の回路のように各トランジスタ
のエミツタが共通に接続されていないから、ワード線ご
とに独立であり他の回路の動作の影響を受けない。電源
電圧Ｖｃｃの変動に対しても、カレント・ミラー回路３
５を使用することによりトランジスタ３２のベースに接
続される点（ａ点）の電位がＶｃｃの変動に対して変化
せず一定の値に保つことができ、放電電流１。１，は電
源電圧の変動の影響を受けない。
のエミツタが共通に接続されていないから、ワード線ご
とに独立であり他の回路の動作の影響を受けない。電源
電圧Ｖｃｃの変動に対しても、カレント・ミラー回路３
５を使用することによりトランジスタ３２のベースに接
続される点（ａ点）の電位がＶｃｃの変動に対して変化
せず一定の値に保つことができ、放電電流１。１，は電
源電圧の変動の影響を受けない。
トランジスタ３６のベースに接続される点をｂ点、トラ
ンジスタ３１のエミツタに接続される点をｃ点、抵抗３
４のＶｃｃ側の端子に接続される点をｄ点とすると、こ
れらの間の電位差は次のようになる。ｃｍａ間の電位差
をＶｃａとし、抵抗３３の抵抗値をＲ１、抵抗３３に流
れる電流をｉ１、抵抗３４の抵抗値をＲ２、抵抗３４に
流れる電流をＩ２とすると、ｖしα− １ ？ − １
Ｘ旨） ｄ−ｂ間の電位差をＤｂとし、ダイオードの順方向電圧
降下をＶＦとすると、となる。
ンジスタ３１のエミツタに接続される点をｃ点、抵抗３
４のＶｃｃ側の端子に接続される点をｄ点とすると、こ
れらの間の電位差は次のようになる。ｃｍａ間の電位差
をＶｃａとし、抵抗３３の抵抗値をＲ１、抵抗３３に流
れる電流をｉ１、抵抗３４の抵抗値をＲ２、抵抗３４に
流れる電流をＩ２とすると、ｖしα− １ ？ − １
Ｘ旨） ｄ−ｂ間の電位差をＤｂとし、ダイオードの順方向電圧
降下をＶＦとすると、となる。
カレント◆ミラー回路においてはＩ２／
゛Ｖｄｌ′＝｛上８１＝一定とな１１＝一定であるか
り− Ｖｃａｉｌ・Ｒ１ り、Ｖｃａ＝ぬ？５５８１となる。
゛Ｖｄｌ′＝｛上８１＝一定とな１１＝一定であるか
り− Ｖｃａｉｌ・Ｒ１ り、Ｖｃａ＝ぬ？５５８１となる。
ａ点の電位をＶａｌ２・Ｒ２とし、トランジスタのベー
ス●エミツタ間の順方向電圧降下を８０とすると、とな
り、ＤＶａ／ＤＶｃｃを求めると、 となる。
ス●エミツタ間の順方向電圧降下を８０とすると、とな
り、ＤＶａ／ＤＶｃｃを求めると、 となる。
これにより昼く怪↓＝１でａ点の電位がＶｃｃの変動に
左右されない条件となる。従つて上式を満足するように
Ｒ１・Ｒ２の抵抗値およびダイオード３７、トランジス
タ３６のエミツタ面積を決定すればよい。なお語線放電
回路３におけるトランジスタ３２のベース回路に接続さ
れたキヤパシタは遅延を起させるためのものであつて、
これによりワード線が非選択となり電位が低くなつた後
もトランジスタ３２の放電を持続することができる。
左右されない条件となる。従つて上式を満足するように
Ｒ１・Ｒ２の抵抗値およびダイオード３７、トランジス
タ３６のエミツタ面積を決定すればよい。なお語線放電
回路３におけるトランジスタ３２のベース回路に接続さ
れたキヤパシタは遅延を起させるためのものであつて、
これによりワード線が非選択となり電位が低くなつた後
もトランジスタ３２の放電を持続することができる。
第４図は本発明の第２の実施例の要部回路図であり、語
線放電回路の１つと、関連するメモリセルＭＣを示し、
他は省略してある。
線放電回路の１つと、関連するメモリセルＭＣを示し、
他は省略してある。
本実施例においては第３図の回路に比べ、抵抗３３およ
び３４の代りにピンチ抵抗４３および４４をそれぞれ用
いる点が異なるのみである。ピンチ抵抗の抵抗値は同一
製造条件で製造されるトランジスタのＨＰＥが小さいと
きはピンチ抵抗値も小さく、ＨＦＥが大きいときはピン
チ抵抗値が大きく製造されるからトランジスタのＨＦＥ
の変動によるトランジスタ４２のベース電位Ｖａの変動
を小さくすることができる。なおピンチ抵抗については
、本発明者の一人の発明になる特願昭５６−０９７３８
５号に記載されている。第５図は本発明の第３の実施例
の要部回路図であり、語線放電回路の１つと関連するメ
モリセルＭＣを示し、他は省略してある。
び３４の代りにピンチ抵抗４３および４４をそれぞれ用
いる点が異なるのみである。ピンチ抵抗の抵抗値は同一
製造条件で製造されるトランジスタのＨＰＥが小さいと
きはピンチ抵抗値も小さく、ＨＦＥが大きいときはピン
チ抵抗値が大きく製造されるからトランジスタのＨＦＥ
の変動によるトランジスタ４２のベース電位Ｖａの変動
を小さくすることができる。なおピンチ抵抗については
、本発明者の一人の発明になる特願昭５６−０９７３８
５号に記載されている。第５図は本発明の第３の実施例
の要部回路図であり、語線放電回路の１つと関連するメ
モリセルＭＣを示し、他は省略してある。
本実施例においては、第３図の回路に比べ、トランジス
タ３２のノ代りにダーリントン接続されたトランジスタ
５２を用いる点が異なるのみである。これにより、トラ
ンジスタのＨＦＥに依存する影響が少なくできる。（７
）発明の効果 ７ 本発明によれば、動作時の余裕度がワード線ごとに
独立した、電源電圧変化による影響の少ない語線放電回
路が得られ、それによりアクセスタイムの迅速な半導体
記憶装置を得ることができる。
タ３２のノ代りにダーリントン接続されたトランジスタ
５２を用いる点が異なるのみである。これにより、トラ
ンジスタのＨＦＥに依存する影響が少なくできる。（７
）発明の効果 ７ 本発明によれば、動作時の余裕度がワード線ごとに
独立した、電源電圧変化による影響の少ない語線放電回
路が得られ、それによりアクセスタイムの迅速な半導体
記憶装置を得ることができる。
第１図および第２図は従来型の半導体記憶装置の回路図
、第３図は本発明の第１の実施例としての半導体記憶装
置の回路図、第４図は本発明の第２の実施例の要部回路
図、第５図は本発明の第３の実施例の要部回路図である
。 １，２，３・・・・・語線放電回路、１１，１２，２１
，２２・・・・トランジスタ、３１・・・・・・第１の
トランジスタ、３２・・・・・・第２のトランジスタ、
３３・・・・第１の抵抗、３４・・・・・・第２の抵抗
、３５・・・・・カレント・ミラー回路、３６・・・・
・・トランジスタ、３７・・・・・・ダイオード、４２
・・・・・・第２のトランジスタ、４３，４４・・・・
センチ抵抗、５２・・・・・・ダーリントン接続された
トランジスタ、Ｂ，百・・・・・・ビツト線、匪・・・
・・・ホールド線、ＩＨ・・・・・・ホールド電流源、
ＭＣ・・・・・・メモリセル、ＷＤ・・・・・・ワード
ドライバ、ＷＬ・・・・・・ワード線。
、第３図は本発明の第１の実施例としての半導体記憶装
置の回路図、第４図は本発明の第２の実施例の要部回路
図、第５図は本発明の第３の実施例の要部回路図である
。 １，２，３・・・・・語線放電回路、１１，１２，２１
，２２・・・・トランジスタ、３１・・・・・・第１の
トランジスタ、３２・・・・・・第２のトランジスタ、
３３・・・・第１の抵抗、３４・・・・・・第２の抵抗
、３５・・・・・カレント・ミラー回路、３６・・・・
・・トランジスタ、３７・・・・・・ダイオード、４２
・・・・・・第２のトランジスタ、４３，４４・・・・
センチ抵抗、５２・・・・・・ダーリントン接続された
トランジスタ、Ｂ，百・・・・・・ビツト線、匪・・・
・・・ホールド線、ＩＨ・・・・・・ホールド電流源、
ＭＣ・・・・・・メモリセル、ＷＤ・・・・・・ワード
ドライバ、ＷＬ・・・・・・ワード線。
Claims (1)
- 【特許請求の範囲】 １ 語選択信号線からメモリセルを通してホールド線に
常時ホールド電流を流す静止型半導体記憶装置において
、語選択信号線の電位変化を検出する第１のトランジス
タ、該第１のトランジスタの出力を一定時間遅延させる
遅延回路、該遅延回路の出力でオン・オフされる第２の
トランジスタ、および入力には電源から少なくとも抵抗
を介して電流が供給され、出力が該第２のトランジスタ
のベースに接続されるカレント・ミラー回路を各語選択
信号線ごとに設け、該第２のトランジスタを各ホールド
線と電源の帰線側との間に介在させて電流スイッチを構
成することを特徴とする半導体記憶装置。 ２ 該遅延回路に設けられた第１の抵抗および該カレン
ト・ミラー回路に接続された第２の抵抗は該第２のトラ
ンジスタと同一工程で製造されたピンチ抵抗が用いられ
る特許請求の範囲第１項に記載の半導体記憶装置。 ３ 該第２のトランジスタはダーリントン接続されたト
ランジスタが用いられる特許請求の範囲第１項または第
２項に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203364A JPS6052518B2 (ja) | 1981-12-18 | 1981-12-18 | 半導体記憶装置 |
| US06/449,768 US4520462A (en) | 1981-12-18 | 1982-12-14 | Semiconductor memory device |
| DE8282306763T DE3278894D1 (en) | 1981-12-18 | 1982-12-17 | Semiconductor memory device |
| EP82306763A EP0082695B1 (en) | 1981-12-18 | 1982-12-17 | Semiconductor memory device |
| IE3022/82A IE54332B1 (en) | 1981-12-18 | 1982-12-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203364A JPS6052518B2 (ja) | 1981-12-18 | 1981-12-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105483A JPS58105483A (ja) | 1983-06-23 |
| JPS6052518B2 true JPS6052518B2 (ja) | 1985-11-19 |
Family
ID=16472798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203364A Expired JPS6052518B2 (ja) | 1981-12-18 | 1981-12-18 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4520462A (ja) |
| EP (1) | EP0082695B1 (ja) |
| JP (1) | JPS6052518B2 (ja) |
| DE (1) | DE3278894D1 (ja) |
| IE (1) | IE54332B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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