JP2616184B2 - 半動体メモリ装置 - Google Patents
半動体メモリ装置Info
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- JP2616184B2 JP2616184B2 JP2233658A JP23365890A JP2616184B2 JP 2616184 B2 JP2616184 B2 JP 2616184B2 JP 2233658 A JP2233658 A JP 2233658A JP 23365890 A JP23365890 A JP 23365890A JP 2616184 B2 JP2616184 B2 JP 2616184B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に関し、特に複数のチップ
イネーブル入力端子を有する半導体メモリ装置に関す
る。
イネーブル入力端子を有する半導体メモリ装置に関す
る。
［従来の技術］ 従来のこの種の半導体メモリ装置は、第２図に示され
ているように、メモリセルアレイ201と、メモリセルア
レイ201中のセルを選択する別デコーダ20及び行デコー
ダ203と、２つのチップイネーブル信号▲▼1,CE2の
供給されるチップイネーブル制御回路204と、その出力
信号▲▼′で制御されるアドレスバッファ回路20
5、センスアンプ206および入出力制御回路207とを備え
ている。チップイネーブル信号▲▼′が低レベル
で、チップイネーブル信号SE2が高レベルの場合、半導
体メモリ装置は選択状態となる。
ているように、メモリセルアレイ201と、メモリセルア
レイ201中のセルを選択する別デコーダ20及び行デコー
ダ203と、２つのチップイネーブル信号▲▼1,CE2の
供給されるチップイネーブル制御回路204と、その出力
信号▲▼′で制御されるアドレスバッファ回路20
5、センスアンプ206および入出力制御回路207とを備え
ている。チップイネーブル信号▲▼′が低レベル
で、チップイネーブル信号SE2が高レベルの場合、半導
体メモリ装置は選択状態となる。
一方、チップイネーブル信号▲▼１が高レベルも
しくはチップイネーブル信号CE2が低レベルなら半導体
メモリ装置は、非選択状態となり、選択時に周辺制御回
路部に流れる貫通電流を遮断する。第３図はチップイネ
ーブル制御回路204を示しており、内部チップイネーブ
ル信号▲▼′が各周辺制御回路へ伝達される。例え
ば第４図に示すアドレスバッファ回路205には、内部チ
ップイネールブ信号▲▼′が入力初段NOR回路205a
の一入力信号として伝達される。このため非選択路に
は、内部一信号▲▼′が高レベルとなり、アドレス
入力信号Aiの電圧によらず前記入力初段NOR回路205aの
貫通電流は完全に遮断されるとともに、内部アドレス信
号▲▼は低レベルに固定される。同様にセンサアン
プ206も内部−信号▲▼′が高レベルとなると非活
性状態となり貫通電流が遮断される構成となっている。
更に入出力制御回路207では、内部−信号▲▼′が
高レベルになると、入出力端子I/Oを強制的にフローテ
ィング状態となる。
しくはチップイネーブル信号CE2が低レベルなら半導体
メモリ装置は、非選択状態となり、選択時に周辺制御回
路部に流れる貫通電流を遮断する。第３図はチップイネ
ーブル制御回路204を示しており、内部チップイネーブ
ル信号▲▼′が各周辺制御回路へ伝達される。例え
ば第４図に示すアドレスバッファ回路205には、内部チ
ップイネールブ信号▲▼′が入力初段NOR回路205a
の一入力信号として伝達される。このため非選択路に
は、内部一信号▲▼′が高レベルとなり、アドレス
入力信号Aiの電圧によらず前記入力初段NOR回路205aの
貫通電流は完全に遮断されるとともに、内部アドレス信
号▲▼は低レベルに固定される。同様にセンサアン
プ206も内部−信号▲▼′が高レベルとなると非活
性状態となり貫通電流が遮断される構成となっている。
更に入出力制御回路207では、内部−信号▲▼′が
高レベルになると、入出力端子I/Oを強制的にフローテ
ィング状態となる。
［発明が解決しようとする課題］ 上述の従来の半導体メモリ装置では、チップイネーブ
ル信号▲▼を高レベルにすることによって、非選
択状態にする場合でも、チップイネーブル信号CE2を低
レベルにすることによって、非選択状態にする場合で
も、アドレスバッファ回路は非活性化され、内部アドレ
ス信号▲▼は低レベルに固定される。従って、読出
動作を再開するときは、改めてアドレス信号が必要であ
り、しかも、内部アドレス信号は内部チップイネーブル
信号の発生後に形成される。その結果アドレスアクセス
タイムと▲▼アクセスタイムまたはCE2アクセス
タイムを比較すると、チップイネーブル制御回路204の
遅延時間だけ必ず遅くなり、データビットの読出速度が
低下するという問題点があった。
ル信号▲▼を高レベルにすることによって、非選
択状態にする場合でも、チップイネーブル信号CE2を低
レベルにすることによって、非選択状態にする場合で
も、アドレスバッファ回路は非活性化され、内部アドレ
ス信号▲▼は低レベルに固定される。従って、読出
動作を再開するときは、改めてアドレス信号が必要であ
り、しかも、内部アドレス信号は内部チップイネーブル
信号の発生後に形成される。その結果アドレスアクセス
タイムと▲▼アクセスタイムまたはCE2アクセス
タイムを比較すると、チップイネーブル制御回路204の
遅延時間だけ必ず遅くなり、データビットの読出速度が
低下するという問題点があった。
［課題を解決するための手段］ 本発明の要旨は、データビットを保持するメモリセル
アレイと、アドレスバッファ回路を含みメモリセルアレ
イに保持されたデータビットに対する外部装置の動作を
可能にする複数の周辺制御回路と、複数のチップイネー
ブル信号の論理レベルの組合せにしたがい周辺制御回路
に内部チップイネーブル信号を供給するチップイネーブ
ル制御回路とを備えた半導体メモリ装置において、チッ
プイネーブル制御回路はアドレスバッファ回路に供給さ
れる第１内部チップイネーブル信号と、アドレスバッフ
ァ回路以外の周辺制御回路に供給される第２内部チップ
イネーブル信号とを互いに独立に発生し、全ての周辺制
御回路を非活性化する第１非選択状態と、アドレスバッ
ファ回路以外の周辺制御回路を非活性化する第２非選択
状態と、全ての周辺制御回路を活性化する選択状態を選
択的に発生させることである。
アレイと、アドレスバッファ回路を含みメモリセルアレ
イに保持されたデータビットに対する外部装置の動作を
可能にする複数の周辺制御回路と、複数のチップイネー
ブル信号の論理レベルの組合せにしたがい周辺制御回路
に内部チップイネーブル信号を供給するチップイネーブ
ル制御回路とを備えた半導体メモリ装置において、チッ
プイネーブル制御回路はアドレスバッファ回路に供給さ
れる第１内部チップイネーブル信号と、アドレスバッフ
ァ回路以外の周辺制御回路に供給される第２内部チップ
イネーブル信号とを互いに独立に発生し、全ての周辺制
御回路を非活性化する第１非選択状態と、アドレスバッ
ファ回路以外の周辺制御回路を非活性化する第２非選択
状態と、全ての周辺制御回路を活性化する選択状態を選
択的に発生させることである。
［発明の作用］ 上記構成に係る半導体メモリ装置は、第１非選択状態
に入ると全ての周辺制御回路は非活性化して貫通電流等
を防止できる。
に入ると全ての周辺制御回路は非活性化して貫通電流等
を防止できる。
一方、第２非選択状態に入ると、アドレスバッファ回
路は外部から供給されるアドレス信号に基づき内部アド
レス信号を変化させているので、選択状態になると、直
ちにデータの読出等を実行できる。
路は外部から供給されるアドレス信号に基づき内部アド
レス信号を変化させているので、選択状態になると、直
ちにデータの読出等を実行できる。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例としてのスタティック型ラ
ンダムアクセスメモリ（以下、スタティックRAM）の構
成を示すブロック図である。第１図に示されたスタティ
ックRAMの構成と従来例との相違点はチップイネーブル
制御回路104がアドレスバッファ回路105へ伝達される内
部チップイネーブル信号▲▼′とアドレスバッファ
回路105以外の周辺回路部（例えば、センスアンプ106、
入出力制御回路107）に伝達される内部チップイネーブ
ル信号▲▼″とを別々に形成するようにしたことで
ある。このスタティックRAMでは、内部チップイネーブ
ル信号、▲▼′と▲▼″の組合せにより、３つ
の状態が発生する。第１の状態は、内部チップイネーブ
ル信号▲▼′，▲▼″ともに低レベルの時に発
生し、この時は通常の選択状態で全周辺制御回路105,10
6,107は活性化状態となる。第２の状態は内部チップイ
ネーブル信号▲▼′が低レベルで、内部チップイネ
ーブル信号▲▼″が高レベルの時に発生し、この時
は、アドレスバッファ回路105以外の周辺制御回路106,1
07が非活性化状態となり、I/O端子もフローティングな
ので、外部的には非選択の状態である。アドレスバッフ
ァ回路105は、外部アドレス入力Aiに従って正常動作を
しており、外部アドレス入力Aiの入力電圧によっては、
入力初段NOR回路（第４図参照）の貫通電流およびAiが
変化した場合には、それに伴う充放電電流が流れる。し
かしながら内部アドレス信号▲▼は、常にAiに従
って変化するため、列デコーダ102,行デコーダ103も、
指定された番地を選択している。これにより、▲
▼″が再び低レベルになったときのアクセスタイムの遅
れはなくなる。第３の状態は内部チップイネーブル信号
▲▼′，▲▼″がともに高レベルの時に発生
し、この時は全周辺制御回路105〜107は非活性状態とな
り、一切の貫通電流は遮断される。
ンダムアクセスメモリ（以下、スタティックRAM）の構
成を示すブロック図である。第１図に示されたスタティ
ックRAMの構成と従来例との相違点はチップイネーブル
制御回路104がアドレスバッファ回路105へ伝達される内
部チップイネーブル信号▲▼′とアドレスバッファ
回路105以外の周辺回路部（例えば、センスアンプ106、
入出力制御回路107）に伝達される内部チップイネーブ
ル信号▲▼″とを別々に形成するようにしたことで
ある。このスタティックRAMでは、内部チップイネーブ
ル信号、▲▼′と▲▼″の組合せにより、３つ
の状態が発生する。第１の状態は、内部チップイネーブ
ル信号▲▼′，▲▼″ともに低レベルの時に発
生し、この時は通常の選択状態で全周辺制御回路105,10
6,107は活性化状態となる。第２の状態は内部チップイ
ネーブル信号▲▼′が低レベルで、内部チップイネ
ーブル信号▲▼″が高レベルの時に発生し、この時
は、アドレスバッファ回路105以外の周辺制御回路106,1
07が非活性化状態となり、I/O端子もフローティングな
ので、外部的には非選択の状態である。アドレスバッフ
ァ回路105は、外部アドレス入力Aiに従って正常動作を
しており、外部アドレス入力Aiの入力電圧によっては、
入力初段NOR回路（第４図参照）の貫通電流およびAiが
変化した場合には、それに伴う充放電電流が流れる。し
かしながら内部アドレス信号▲▼は、常にAiに従
って変化するため、列デコーダ102,行デコーダ103も、
指定された番地を選択している。これにより、▲
▼″が再び低レベルになったときのアクセスタイムの遅
れはなくなる。第３の状態は内部チップイネーブル信号
▲▼′，▲▼″がともに高レベルの時に発生
し、この時は全周辺制御回路105〜107は非活性状態とな
り、一切の貫通電流は遮断される。
内部チップイネーブル信号▲▼′と▲▼′を
制御するチップイネーブル制御回路104の第１の例とし
ては第５図に示す回路がある。第１表は第５図に示され
た回路104動作における入出力信号の対応表である。本
回路ではチップイネーブル信号CE2が低レベルの時に、
全ての貫通電流が遮断される第１の非選択状態となり、
内部チップイネーブル信号▲▼1,CE2ともに高レベ
ルの時には、非選択から選択へ変化後のアクセスタイム
の速い第２の非選択状態となる。
制御するチップイネーブル制御回路104の第１の例とし
ては第５図に示す回路がある。第１表は第５図に示され
た回路104動作における入出力信号の対応表である。本
回路ではチップイネーブル信号CE2が低レベルの時に、
全ての貫通電流が遮断される第１の非選択状態となり、
内部チップイネーブル信号▲▼1,CE2ともに高レベ
ルの時には、非選択から選択へ変化後のアクセスタイム
の速い第２の非選択状態となる。
第６図に本発明におけるチップイネーブル回路104の
第２の例を示す。第２表は第６図に示されたチップイネ
ーブル制御回路における入出力対応表であり、チップイ
ネールブ信号▲▼１が高レベル、チップイネーブル
信号CE2が低レベルの時に前記第１の非選択状態チップ
イネーブル信号▲▼1,CE2が共に高レベルまたは、
共に低レベルの時に前記第２の非選択状態となる。
第２の例を示す。第２表は第６図に示されたチップイネ
ーブル制御回路における入出力対応表であり、チップイ
ネールブ信号▲▼１が高レベル、チップイネーブル
信号CE2が低レベルの時に前記第１の非選択状態チップ
イネーブル信号▲▼1,CE2が共に高レベルまたは、
共に低レベルの時に前記第２の非選択状態となる。
［発明の効果］ 以上説明したように本発明の半導体メモリ装置では、
複数のチップイネーブル入力信号の論理レベルの組合せ
によって、選択状態、第１の非選択状態、第２の非選択
状態を発生することができ、非選択時の消費電流の軽減
を重視する場合、第１の非選択状態とし、非選択から選
択に変化後のアクセススピードを重視する場合は、第２
の非選択状態を設定できる。したがって、使用状況に応
じて消費電力の低下またはアクセススピードの向上を図
れるという効果を有する。
複数のチップイネーブル入力信号の論理レベルの組合せ
によって、選択状態、第１の非選択状態、第２の非選択
状態を発生することができ、非選択時の消費電流の軽減
を重視する場合、第１の非選択状態とし、非選択から選
択に変化後のアクセススピードを重視する場合は、第２
の非選択状態を設定できる。したがって、使用状況に応
じて消費電力の低下またはアクセススピードの向上を図
れるという効果を有する。
第１図は本発明の第１実施例に係るスタティックRAMの
構成を示すブロック図、第２図は従来例のブロック図、
第３図は従来のチップイネーブル制御回路の回路図、第
４図はアドレスバッファ回路の回路図、第５図は第１実
施例のチップイネーブル制御回路を示す回路図、第６図
はチップイネーブル回路の他の例を示す回路図である。 101……メモリセルアレイ、 102……列デコーダ、 103……行デコーダ、 104……チップイネーブル制御回路、 105……アドレスバッファ回路、 106……センスアンプ（周辺制御回路）、 107……入出力制御回路（周辺制御回路）。
構成を示すブロック図、第２図は従来例のブロック図、
第３図は従来のチップイネーブル制御回路の回路図、第
４図はアドレスバッファ回路の回路図、第５図は第１実
施例のチップイネーブル制御回路を示す回路図、第６図
はチップイネーブル回路の他の例を示す回路図である。 101……メモリセルアレイ、 102……列デコーダ、 103……行デコーダ、 104……チップイネーブル制御回路、 105……アドレスバッファ回路、 106……センスアンプ（周辺制御回路）、 107……入出力制御回路（周辺制御回路）。
Claims (1)
- 【請求項１】データビットを保持するメモリセルアレイ
と、アドレスバッファ回路を含みメモリセルアレイに保
持されたデータビットに対する外部装置の動作を可能に
する複数の周辺制御回路と、複数のチップイネーブル信
号の論理レベルの組合せにしたがい周辺制御回路に内部
チップイネーブル信号を供給するチップイネーブル制御
回路とを備えた半導体メモリ装置において、チップイネ
ーブル制御回路はアドレスバッファ回路に供給される第
１内部チップイネーブル信号と、アドレスバッファ回路
以外の周辺制御回路に供給される第２内部チップイネー
ブル信号とを互いに独立に発生し、全ての周辺制御回路
を非活性化する第１非選択状態と、アドレスバッファ回
路以外の周辺制御回路を非活性化する第２非選択状態
と、全ての周辺制御回路を活性化する選択状態を選択的
に発生させることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233658A JP2616184B2 (ja) | 1990-09-03 | 1990-09-03 | 半動体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233658A JP2616184B2 (ja) | 1990-09-03 | 1990-09-03 | 半動体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04113584A JPH04113584A (ja) | 1992-04-15 |
| JP2616184B2 true JP2616184B2 (ja) | 1997-06-04 |
Family
ID=16958501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233658A Expired - Fee Related JP2616184B2 (ja) | 1990-09-03 | 1990-09-03 | 半動体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616184B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4608902B2 (ja) * | 2004-02-13 | 2011-01-12 | ソニー株式会社 | 半導体集積回路 |
-
1990
- 1990-09-03 JP JP2233658A patent/JP2616184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04113584A (ja) | 1992-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |