JP4608902B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4608902B2 JP4608902B2 JP2004035852A JP2004035852A JP4608902B2 JP 4608902 B2 JP4608902 B2 JP 4608902B2 JP 2004035852 A JP2004035852 A JP 2004035852A JP 2004035852 A JP2004035852 A JP 2004035852A JP 4608902 B2 JP4608902 B2 JP 4608902B2
- Authority
- JP
- Japan
- Prior art keywords
- enable signal
- write
- sense amplifier
- precharge
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
冗長回路により欠陥メモリセルを救済する単位は、ワード線あるいはビット線に沿った1行または1列のラインであり、これを置換するため予備ラインが設けられる。
欠陥メモリセルを含むラインと予備ラインとの置換は、予備ラインを選択するデコーダに欠陥アドレスを登録することにより行われる。冗長回路において、欠陥アドレスの登録は、レーザによるプログラミングあるいは電気的にヒューズを溶断する方式が一般的に採用されている。
そこで、図8に示すように、複数のメモリブロック1−0〜1−n(図8の例では、n=32)からなるメモリ本体部1から、ヒューズボックスや、デコーダ、セレクタからなる冗長回路2を切り離した冗長方式が提案されている(たとえば、特許文献1、特許文献2参照)。
各入出力部I/O0〜I/O32は、メモリ部MR0〜MR32への書き込みデータの入力を行うための入力端子I0〜I32、およびメモリ部MR0〜MR32からの読み出しデータの出力を行う出力端子O0〜O32を有する。
データ入力用セレクタ2SI−1〜2SI−31は、セレクト信号S1〜S31に応じて、具体的には、セレクト信号S1〜S31が論理「1(ハイレベル)」の場合には、入力「1」側を選択し、セレクト信号S1〜S31が論理「0(ローレベル)」の場合には、入力「0」側を選択する。
データ出力用セレクタ2SO−0〜2SO−31は、セレクト信号S0〜S31に応じて、具体的には、セレクト信号S0〜S31が論理「1」の場合には、入力「1」側を選択し、セレクト信号S0〜S31が論理「0」の場合には、入力「0」側を選択する。
その結果、図9中に破線で示すような、不良メモリ部MR3を含むメモリブロック1−3を除く、メモリブロック1−0〜1−2、1−4〜1−32に対してデータ入出力が可能なデータ入出力経路が形成される。
しかし、この場合、メモリ本体には特別な工夫はなく、メモリブロックを1つ増やしているだけであることから、たとえばビット線が基準電位Vssとショートしている不良の場合には、そのビット線をプリチャージすることになり、貫通電流が流れてしまう。
また不良の内容によっては、書き込みの際に、あるいは読み出しの際(センスアンプが活性化している時)、貫通電流が流れてしまうこともある。
この問題について、図面に関連付けてさらに詳細に説明する。
また、全入出力部I/O0〜I/O32にて共有するようにプリチャージイネーブル信号供給線PEL、センスアンプイネーブル信号供給線SAEL、およびライト(書き込み)イネーブル信号線WELが配線されている。
プリチャージ回路4は、図12に示すように、pチャネルMOS(PMOS)トランジスタPT41〜PT43により構成されている。
PMOSトランジスタPT41とPT42のソースが電源電位Vccに接続され、PMOSトランジスタPT41のドレインがビット線/BLに接続され、PMOSトランジスタPT42のドレインがビット線BLに接続されている。PMOSトランジスタPT43のソース、ドレインがPMOSトランジスタPT41,PT42のドレインに接続されている。
そして、PMOSトランジスタPT41〜PT43のゲートが、インバータINV41で反転されたプリチャージイネーブル信号PEの供給線PELに接続されている。
書き込みバッファ5は、図13に示すように、直列に接続されたインバータINV51,INV52、およびnチャネルMOS(NMOS)トランジスタNT51,NT52を有する。
インバータINV51の入力端子に書き込みデータが入力され、インバータINV51の出力端子とビット線/BLとの間にNMOSトランジスタNT52のソース・ドレインがそれぞれ接続され、インバータINV52の出力端子とビット線BLとの間にNMOSトランジスタNT51のソース・ドレインがそれぞれ接続されている。
そして、NMOSトランジスタNT51,NT52のゲートがライトイネーブル信号WEの供給線WELに接続されている。
センスアンプ6は、図14に示すように、インバータINV61、PMOSトランジスタPT61〜PT63、およびNMOSトランジスタNT61〜NT63を有する。
センスアンプ6は、図14に示すように、PMOSトランジスタPT61のソースが電源電位Vccに接続され、ドレインがPMOSトランジスタPT62,PT63のソースに接続されている。
NMOSトランジスタNT61のソースが接地電位GNDに接続され、ドレインがNMOSトランジスタNT62,NN63のソースに接続されている。
PMOSトランジスタPT62のドレインとNMOSトランジスタNT62のドレインが接続され、その接続点がビット線BLに接続されている。
PMOSトランジスタPT63のドレインとNMOSトランジスタNT63のドレインが接続され、その接続点がビット線/BLに接続されている。
そして、NMOSトランジスタNT61のゲートおよびインバータINV61の入力端子がセンスアンプイネーブル信号の供給線SAELに接続され、インバータINV61の出力端子がPMOSトランジスタPT61のゲートに接続されている。
また、書き込み回路(バッファ)5およびセンスアンプ6も、それぞれの動作期間には動作することになっているため、不良の内容によっては、書き込み期間中、あるいは読み出し期間中(センスアンプが活性化している期間中)に、貫通電流が流れることになる。
また、不良メモリ部を含むメモリブロックにおいては、ディセイブル信号を受けた制御回路により、イネーブル信号の値にかかわらず、たとえば処理回路としての書き込み回路が非動作状態(オフ)となるように制御される。これにより、書き込み期間に貫通電流が流れることが無くなる。
また、不良メモリ部を含むメモリブロックにおいては、ディセイブル信号を受けた制御回路により、イネーブル信号の値にかかわらず、たとえば処理回路としてのセンスアンプが非動作状態(オフ)となるように制御される。これにより、センスアンプの活性化期間に貫通電流が流れることが無くなる。
各入出力部I/O100〜I/O132は、メモリ部MR100〜MR132への書き込みデータの入力を行うための入力端子I100〜I132、およびメモリ部MR100〜MR132からの読み出しデータの出力を行う出力端子O100〜O132を有し、入出力部I/O132を除く、入出力部I/O100〜I/O131は冗長回路102によるディセイブル信号DSB100〜DSB131の入力端子D100〜D131を有する。
ただし、入出力部I/O132にも、入出力部I/O100〜I/O131と同様に、ディセイブル信号DSBの入力端子D132を設けてもよい。
この入出力部I/O(100〜131)は、図2に示すように、カラムセレクタ103、処理回路としてのプリチャージ回路104、処理回路としての書き込みバッファ(書き込み回路)105、処理回路としてのセンスアンプ106、出力バッファ107、第1の回路としてのプリチャージ制御回路108、第2の回路としての書き込み制御回路109、第3の回路としてのセンスアンプ制御回路110、および主ビット線対BL100,/BL100(/は反転を示す)を有している。
なお、入出力部I/O132は、第1の回路としてのプリチャージ制御回路108、第2の回路としての書き込み制御回路109、第3の回路としてのセンスアンプ制御回路110を有しておらず、図11の構成と同様の構成を有している。
また、全入出力部I/O100〜I/O132にて共有するようにプリチャージイネーブル信号供給線PEL100、センスアンプイネーブル信号供給線SAEL100、およびライト(書き込み)イネーブル信号供給線WEL100が配線されている。
プリチャージ回路104は、アクセス時に、プリチャージ制御回路108を通してディセイブル信号DSBをアクティブ(ハイレベル)で受けると、プリチャージイネーブル信号供給線PEL100を伝搬されるプリチャージイネーブル信号PEにかかわらず非動作状態のままに保持する。
センスアンプ106は、たとえば読み出し時に、センスアンプ制御回路110を通してディセイブル信号DSBをアクティブ(ハイレベル)で受けると、センスアンプイネーブル信号供給線SAEL100を伝搬されるセンスアンプイネーブル信号SAEのレベルにかかわらず非動作状態のままに保持する。
プリチャージ制御回路108は、冗長回路102のデコーダ102Dにより供給されるディセイブル信号DSB(100〜131)を、アクティブ(たとえばハイレベル)で受けている場合には、プリチャージイネーブル信号供給線PEL100を伝搬されるプリチャージイネーブル信号PEにかかわらず、ハイレベルの信号(ディセイブル信号)をプリチャージ回路104に供給し、非動作状態に保持させる。
書き込み制御回路109は、冗長回路102のデコーダ102Dにより供給されるディセイブル信号DSB(100〜131)を、アクティブ(たとえばハイレベル)で受けている場合には、書き込みイネーブル信号供給線WEL100を伝搬される書き込みイネーブル信号WEにかかわらず、ハイレベルの信号(ディセイブル信号)を書き込みバッファ105に供給し、非動作状態に保持させる。
センスアンプ制御回路110は、冗長回路102のデコーダ102Dにより供給されるディセイブル信号DSB(100〜131)を、アクティブ(たとえばハイレベル)で受けている場合には、センスアンプイネーブル信号供給線SAEL100を伝搬されるセンスアンプイネーブル信号SAEにかかわらず、ハイレベルの信号(ディセイブル信号)をセンスアンプ106に供給し、非動作状態に保持させる。
OR回路181の第1入力がインバータINV108の出力に接続されたプリチャージイネーブル信号供給線PEL100に接続され、第2入力がディセイブル信号DSBの入力端子D(100〜131)に接続されている。
PMOSトランジスタPT141とPT142のソースが電源電位Vccに接続され、PMOSトランジスタPT141のドレインがビット線/BL100に接続され、PMOSトランジスタPT142のドレインがビット線BL100に接続されている。PMOSトランジスタPT143のソース、ドレインがPMOSトランジスタPT141,PT142のドレインに接続されている。
そして、PMOSトランジスタPT141〜PT143のゲートが、プリチャージ制御回路108のOR回路181の出力端子に接続されている。
AND回路191の第1入力が書き込みイネーブル信号供給線WEL100に接続され、第2入力は負入力でありディセイブル信号DSBの入力端子D(100〜131)に接続されている。
インバータINV151の入力端子に書き込みデータが入力され、インバータINV151の出力端子とビット線/BL100との間にNMOSトランジスタNT152のソース・ドレインがそれぞれ接続され、インバータINV152の出力端子とビット線BL100との間にNMOSトランジスタNT151のソース・ドレインがそれぞれ接続されている。
そして、NMOSトランジスタNT151,NT152のゲートが書き込み制御回路109のAND回路191の出力端子に接続されている。
AND回路1010の第1入力がセンスアンプイネーブル信号供給線SAEL100に接続され、第2入力は負入力でありディセイブル信号DSBの入力端子D(100〜131)に接続されている。
センスアンプ106は、図5に示すように、PMOSトランジスタPT161のソースが電源電位Vccに接続され、ドレインがPMOSトランジスタPT162,PT163のソースに接続されている。
NMOSトランジスタNT161のソースが接地電位GNDに接続され、ドレインがNMOSトランジスタNT162,NN163のソースに接続されている。
PMOSトランジスタPT162のドレインとNMOSトランジスタNT162のドレインが接続され、その接続点がビット線BL100に接続されている。
PMOSトランジスタPT163のドレインとNMOSトランジスタNT163のドレインが接続され、その接続点がビット線/BL100に接続されている。
そして、NMOSトランジスタNT161のゲートおよびインバータINV161の入力端子が、センスアンプ制御回路110のAND回路1010の出力端子に接続され、インバータINV161の出力端子がPMOSトランジスタPT161のゲートに接続されている。
また、冗長回路102は、セレクト信号S100〜S131の生成と並行して、ディセイブル信号DSB100〜DSB131の生成を行い、不良メモリ部を含むメモリブロックの入力端子D(100〜131)に対してアクティブ(たとえば論理「1」のハイレベル)のディセイブル信号を出力する。
データ入力用セレクタSI−101〜SI−131は、セレクト信号S101〜S131に応じて、具体的には、セレクト信号S101〜S31が論理「1(ハイレベル)」の場合には、入力「1」側を選択し、セレクト信号S101〜S131が論理「0(ローレベル)」の場合には、入力「0」側を選択する。
データ出力用セレクタSO−100〜SO−131は、セレクト信号S100〜S131に応じて、具体的には、セレクト信号S100〜S131が論理「1」の場合には、入力「1」側を選択し、セレクト信号S100〜S131が論理「0」の場合には、入力「0」側を選択する。
データ入力用セレクタSI−102はセレクト信号S102が供給され、「1」側入力が入力端子TI101に接続され、「0」側入力が入力端子TI102に接続され、出力がメモリブロック101−2の入力出力部I/O102の入力端子I102に接続されている。
データ入力用セレクタSI−103はセレクト信号S103が供給され、「1」側入力が入力端子TI102に接続され、「0」側入力が入力端子TI103に接続され、出力がメモリブロック101−3の入力出力部I/O103の入力端子I103に接続されている。
データ入力用セレクタSI−104はセレクト信号S104が供給され、「1」側入力が入力端子TI103に接続され、「0」側入力が入力端子TI104に接続され、出力がメモリブロック101−4の入力出力部I/O104の入力端子I104に接続されている。
データ入力用セレクタSI−105はセレクト信号S105が供給され、「1」側入力が入力端子TI104に接続され、「0」側入力が入力端子TI105に接続され、出力がメモリブロック101−5の入力出力部I/O105の入力端子I105に接続されている。
同様にして、データ入力用セレクタSI−130はセレクト信号S130が供給され、「1」側入力が入力端子TI129に接続され、「0」側入力が入力端子TI130に接続され、出力がメモリブロック101−30の入力出力部I/O130の入力端子I130に接続されている。
データ入力用セレクタSI−131はセレクト信号S131が供給され、「1」側入力が入力端子TI130に接続され、「0」側入力が入力端子TI131に接続され、出力がメモリブロック101−31の入力出力部I/O131の入力端子I131に接続されている。
メモリブロック101−32の入出力部I/O132の入力端子I132は入力端子TI131に直接接続されている。
データ出力用セレクタSO−101はセレクト信号S101が供給され、「0」側入力がメモリブロック101−1の入出力部I/O101の出力端子O101に接続され、「1」側入力がメモリブロック101−2の入出力部I/O102の出力端子O102に接続され、出力が出力端子TO101に接続されている。
データ出力用セレクタSO−102はセレクト信号S102が供給され、「0」側入力がメモリブロック101−2の入出力部I/O102の出力端子O102に接続され、「1」側入力がメモリブロック101−3の入出力部I/O103の出力端子O103に接続され、出力が出力端子TO102に接続されている。
データ出力用セレクタSO−103はセレクト信号S103が供給され、「0」側入力がメモリブロック101−3の入出力部I/O103の出力端子O103に接続され、「1」側入力がメモリブロック101−4の入出力部I/O104の出力端子O104に接続され、出力が出力端子TO103に接続されている。
データ出力用セレクタSO−104はセレクト信号S104が供給され、「0」側入力がメモリブロック101−4の入出力部I/O104の出力端子O104に接続され、「1」側入力がメモリブロック101−5の入出力部I/O105の出力端子O105に接続され、出力が出力端子TO104に接続されている。
データ出力用セレクタSO−105はセレクト信号S105が供給され、「0」側入力がメモリブロック101−5の入出力部I/O105の出力端子O105に接続され、「1」側入力がメモリブロック101−6の入出力部I/O106の出力端子O106に接続され、出力が出力端子TO105に接続されている。
同様にして、データ出力用セレクタSO−130はセレクト信号S130が供給され、「0」側入力がメモリブロック101−30の入出力部I/O130の出力端子O130に接続され、「1」側入力がメモリブロック101−31の入出力部I/O131の出力端子O131に接続され、出力が出力端子TO130に接続されている。
データ出力用セレクタSO−131はセレクト信号S131が供給され、「0」側入力がメモリブロック101−31の入出力部I/O131の出力端子O131に接続され、「1」側入力がメモリブロック101−32の入出力部I/O132の出力端子O132に接続され、出力が出力端子TO131に接続されている。
そして、デコードの結果、デコーダ102Dにおいて、図6に示すように、セレクト信号S100〜S102が論理「0」に設定され、セレクト信号S103〜S131が論理「1」に設定されて、データ入力用セレクタSI−101〜SI−131とデータ出力用セレクタSO−100〜SO−131に供給される。
その結果、図1中に破線で示すような、不良メモリ部MR103を含むメモリブロック101−3を除く、メモリブロック101−0〜101−2、101−4〜101−32に対してデータ入出力が可能なデータ入出力経路が形成される。
一方、他のディセイブル信号DSB100〜DSB102、DSB104〜DSB131は論理「0」に設定されて、不良メモリ部MRを含まないメモリブロック101−0〜101−2、101−4〜101−31の入力端子D100〜D102,D104〜D131に供給される。
同様に、入出力部I/O101−0〜101−2、101−4〜101−31における処理回路としての書き込み回路105は書き込みイネーブル信号WEに従って所定の書き込み動作期間だけ動作状態となるように、書き込み制御回路109を通して制御される。
入出力部I/O101−0〜101−2、101−4〜101−31における処理回路としてのセンスアンプ106はセンスアンプイネーブル信号SAEに従って所定のセンスアンプの活性化期間だけ動作状態となるように、センスアンプ制御回路110を通して制御される。
同様に、書き込みバッファ105が、書き込み時に、書き込み制御回路109を通してディセイブル信号DSBをアクティブで受ける。したがって、書き込みバッファ105は、書き込みイネーブル信号供給線WEL100を伝搬される書き込みイネーブル信号WEにかかわらず非動作状態のままに保持される。
また、センスアンプ106が、たとえば読み出し時に、センスアンプ制御回路110を通してディセイブル信号DSBをアクティブで受ける。したがって、センスアンプ106は、センスアンプイネーブル信号供給線SAEL100を伝搬されるセンスアンプイネーブル信号SAELにかかわらず非動作状態のままに保持される。
また、書き込みイネーブル信号WEの値にかかわらず、書き込みバッファ105がオフとなっている。これにより、書き込み期間に貫通電流が流れることが無くなる。
また、センスアンプイネーブル信号SAEの値にかかわらず、センスアンプ106がオフとなっている。これにより、センスアンプの活性化期間に貫通電流が流れることが無くなる。
Claims (3)
- ビット線を通してアクセスされるメモリ部と、当該メモリ部への書き込みデータの入力および当該メモリ部からの読み出しデータの出力を行う入出力部と、を含む複数のメモリブロックと、
冗長回路と、を有し、
全入出力部にて共有するようにプリチャージイネーブル信号供給線、書き込みイネーブル信号供給線、およびセンスアンプイネーブル信号供給線が配線されており、
上記複数のメモリブロックの上記入出力部の各々は、
プリチャージ回路および当該プリチャージ回路を制御するプリチャージ制御回路と、
書き込み回路および当該書き込み回路を制御する書き込み制御回路と、
センスアンプおよび当該センスアンプを制御するセンスアンプ制御回路と、を含み、
上記冗長回路は、
不良のメモリ部を含むメモリブロックを除く上記メモリブロックに対してデータの入出力を行うようにセレクト信号を生成し、当該セレクト信号に従って、上記不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成し、かつ、アクティブ時に、上記各メモリブロックの各入出力部の上記プリチャージ制御回路、上記書き込み制御回路、および上記センスアンプ制御回路を非動作状態とするディセイブル信号を生成し、上記不良メモリ部を含むメモリブロックの上記プリチャージ制御回路、上記書き込み制御回路、および上記センスアンプ制御回路に対してアクティブの上記ディセイブル信号を出力し、
上記プリチャージ回路は、
上記プリチャージ制御回路を通して上記プリチャージイネーブル信号供給線を伝搬されるプリチャージイネーブル信号をアクティブで受けて動作状態となり、アドレス指定されたメモリセルが接続されたビット線を、所定電位にプリチャージし、上記プリチャージ制御回路を通してディセイブル信号をアクティブで受けると、上記プリチャージイネーブル信号供給線を伝搬されるプリチャージイネーブル信号にかかわらず非動作状態のままに保持し、
上記書き込み回路は、
上記書き込み制御回路を通して上記書き込みイネーブル信号供給線を伝搬された書き込みイネーブル信号をアクティブで受けて動作状態となり、入力される書き込みデータを、アドレス指定されたメモリセルが接続されたビット線に伝搬させ、上記書き込み制御回路を通して上記ディセイブル信号をアクティブで受けると、上記書き込みイネーブル信号供給線を伝搬される書き込みイネーブル信号のレベルにかかわらず非動作状態のままに保持し、
上記センスアンプは、
上記センスアンプ制御回路を通してセンスアンプイネーブル信号供給線を伝搬されるセンスアンプイネーブル信号をアクティブで受けて動作状態となり、アドレス指定されたビット線の電位をセンスし、上記センスアンプ制御回路を通して上記ディセイブル信号をアクティブで受けると、上記センスアンプイネーブル信号供給線を伝搬されるセンスアンプイネーブル信号のレベルにかかわらず非動作状態のままに保持し、
上記プリチャージ制御回路は、
上記ディセイブル信号を非アクティブで受けている場合には、上記プリチャージイネーブル信号供給線に伝搬されるプリチャージイネーブル信号をそのままのレベルで上記プリチャージ回路に供給し、上記ディセイブル信号をアクティブで受けている場合には、上記プリチャージイネーブル信号供給線を伝搬されるプリチャージイネーブル信号にかかわらず、アクティブのディセイブル信号を上記プリチャージ回路に供給し、当該プリチャージ回路を非動作状態に保持させ、
上記書き込み制御回路は、
上記ディセイブル信号を非アクティブで受けている場合には、上記書き込みイネーブル信号供給線に伝搬される書き込みイネーブル信号をそのままのレベルで上記書き込み回路に供給し、上記ディセイブル信号をアクティブで受けている場合には、上記書き込みイネーブル信号供給線を伝搬される書き込みイネーブル信号にかかわらず、アクティブの上記ディセイブル信号を上記書き込み回路に供給し、当該書き込み回路を非動作状態に保持させ、
上記センスアンプ制御回路は、
上記ディセイブル信号を非アクティブで受けている場合には、上記センスアンプイネーブル信号供給線に伝搬されるセンスアンプイネーブル信号をそのままのレベルで上記センスアンプに供給し、上記ディセイブル信号をアクティブで受けている場合には、上記センスアンプイネーブル信号供給線を伝搬される上記センスアンプイネーブル信号にかかわらず、アクティブのディセイブル信号を上記センスアンプに供給し、当該センスアンプを非動作状態に保持させる
半導体集積回路。 - 上記プリチャージ回路は、
プリチャージ電位と対応するビット線とを制御端子に供給されるレベルに応じて導通、非導通状態が制御されるプリチャージ用トランジスタを含み、
上記プリチャージ制御回路は、
上記ディセイブル信号を非アクティブで受けている場合には、上記プリチャージイネーブル信号供給線に伝搬されるプリチャージイネーブル信号をそのままのレベルで上記プリチャージ用トランジスタの制御端子に供給し、上記ディセイブル信号をアクティブで受けている場合には、上記プリチャージイネーブル信号供給線を伝搬されるプリチャージイネーブル信号にかかわらず、上記プリチャージ用トランジスタを非導通状態とするアクティブのディセイブル信号を上記プリチャージ用トランジスタの制御端子に供給する論理回路を含み、
上記書き込み回路は、
書き込みデータの入力ラインと当該伝搬させるべき上記ビット線とを制御端子に供給されるレベルに応じて導通、非導通状態が制御される書き込み用トランジスタを含み、
上記書き込み制御回路は、
上記ディセイブル信号を非アクティブで受けている場合には、上記書き込みイネーブル信号供給線に伝搬される書き込みイネーブル信号をそのままのレベルで上記書き込み用トランジスタの制御端子に供給し、上記ディセイブル信号をアクティブで受けている場合には、上記書き込みイネーブル信号供給線を伝搬される書き込みイネーブル信号にかかわらず、上記書き込み用トランジスタを非導通状態とするアクティブの上記ディセイブル信号を上記書き込み用トランジスタの制御端子に供給する論理回路を含み、
上記センスアンプは、
ビット線の電位を増幅しセンスする増幅部と、当該増幅部と駆動電源とを制御端子に供給されるレベルに応じて導通、非導通状態が制御されるセンスアンプ駆動用トランジスタを含み、
上記センスアンプ制御回路は、
上記ディセイブル信号を非アクティブで受けている場合には、上記センスアンプイネーブル信号供給線に伝搬されるセンスアンプイネーブル信号をそのままのレベルで上記センスアンプ駆動用トランジスタの制御端子に供給し、上記ディセイブル信号をアクティブで受けている場合には、上記センスアンプイネーブル信号供給線を伝搬される上記センスアンプイネーブル信号にかかわらず、上記センスアンプ駆動緒用トランジスタを非導通状態とするアクティブのディセイブル信号を上記センスアンプ駆動用トランジスタの制御端子に供給する論理回路を含む
請求項1記載の半導体集積回路。 - 上記プリチャージ回路と上記プリチャージ制御回路、上記書き込み回路と上記書き込み制御回路、および上記センスアンプと上記センスアンプ制御回路の各々は、一体的に集積化されている
請求項1または2記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004035852A JP4608902B2 (ja) | 2004-02-13 | 2004-02-13 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004035852A JP4608902B2 (ja) | 2004-02-13 | 2004-02-13 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005228406A JP2005228406A (ja) | 2005-08-25 |
JP4608902B2 true JP4608902B2 (ja) | 2011-01-12 |
Family
ID=35002973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004035852A Expired - Fee Related JP4608902B2 (ja) | 2004-02-13 | 2004-02-13 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4608902B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4722804B2 (ja) * | 2006-09-26 | 2011-07-13 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001143493A (ja) * | 1999-11-16 | 2001-05-25 | Toshiba Corp | 半導体メモリ集積回路 |
JP2002184195A (ja) * | 2000-12-12 | 2002-06-28 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2004071093A (ja) * | 2002-08-08 | 2004-03-04 | Fujitsu Ltd | 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0612626B2 (ja) * | 1986-01-22 | 1994-02-16 | 株式会社日立製作所 | 半導体メモリ装置 |
JPS6484500A (en) * | 1987-09-25 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
JP2616184B2 (ja) * | 1990-09-03 | 1997-06-04 | 日本電気株式会社 | 半動体メモリ装置 |
JPH05128844A (ja) * | 1991-11-01 | 1993-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2004
- 2004-02-13 JP JP2004035852A patent/JP4608902B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001143493A (ja) * | 1999-11-16 | 2001-05-25 | Toshiba Corp | 半導体メモリ集積回路 |
JP2002184195A (ja) * | 2000-12-12 | 2002-06-28 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2004071093A (ja) * | 2002-08-08 | 2004-03-04 | Fujitsu Ltd | 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2005228406A (ja) | 2005-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5067650B2 (ja) | 半導体記憶装置 | |
KR950004872B1 (ko) | 정규 메모리 셀 어레이와 동시에 억세스가능한 용장 메모리 셀 컬럼을 갖고 있는 반도체 메모리 디바이스 | |
KR950003349B1 (ko) | 랜덤 억세스 메모리 장치 | |
KR890003691B1 (ko) | 블럭 열 리던던씨 회로 | |
JP3253446B2 (ja) | 冗長による記憶装置の修復のための改良された方法及び装置 | |
KR100377307B1 (ko) | 블럭 단위로 소거를 행하는 반도체 기억 장치 | |
US20060176756A1 (en) | Write control circuitry and method for a memory array configured with multiple memory subarrays | |
US5555522A (en) | Semiconductor memory having redundant cells | |
US5295114A (en) | Semiconductor memory device with redundant circuit for rescuing from rejection due to large current consumption | |
EP0472209B1 (en) | Semiconductor memory device having redundant circuit | |
JP2008276826A (ja) | 半導体装置 | |
JP5019579B2 (ja) | 半導体記憶装置 | |
JPH05242693A (ja) | 半導体記憶装置 | |
JP4439082B2 (ja) | 半導体記憶装置 | |
JP2005302231A (ja) | スタティックランダムアクセスメモリ | |
KR20100082046A (ko) | 비동기식 멀티비트 otp 메모리 셀, 비동기식 멀티비트 otp 메모리 장치, 비동기식 멀티비트 otp 메모리 장치의 프로그램 방법 및 독출 방법 | |
US5706231A (en) | Semiconductor memory device having a redundant memory cell | |
JP2002032990A (ja) | 半導体記憶装置 | |
US5519665A (en) | Semiconductor memory device having word line driver requiring single word line drive signal | |
JP3870772B2 (ja) | 半導体記憶装置およびそれを用いた電子機器 | |
JP2000090682A (ja) | 半導体記憶装置 | |
JP4608902B2 (ja) | 半導体集積回路 | |
US6982912B2 (en) | Semiconductor memory device | |
JP2008065974A (ja) | 半導体記憶装置 | |
US6545920B2 (en) | Defective address storage scheme for memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060712 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100830 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100914 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100927 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |