JP2005228406A - 半導体集積回路 - Google Patents

Abstract

【課題】冗長回路により置換された不良メモリ部を含むメモリブロックの入出力部に貫通電流が流れることを防止することが可能な半導体集積回路を提供する。
【解決手段】メモリ部ＭＲ１００〜ＭＲ１３２と入出力部Ｉ／Ｏ１００〜１３２とを含む複数のメモリブロック１０１−０〜１０１−３２と、冗長回路１０２と、を有し、入出力部の各々は、イネーブル信号を受けて動作状態となり、ビット線と電気的な関係をもって所定の処理を行うプリチャージ回路等の処理回路と、ディセイブル信号を受けるとイネーブル信号の入力にかかわらず処理回路を非動作状態に保持する制御回路とを含み、冗長回路１０２は、セレクト信号に従って、不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成し、不良メモリ部を含むメモリブロックの制御回路に対してディセイブル信号ＤＳＢを出力する。
【選択図】 図１

Description

本発明は、メモリを備えた半導体集積回路に係り、特に、冗長方式を採用した半導体集積回路に関するものである。

ＳＲＡＭ等のメモリを搭載した半導体集積回路においては、歩留り低下の主要因である欠陥メモリセルを救済するため、欠陥メモリセルを回路的に置換するための冗長回路が設けられる。
冗長回路により欠陥メモリセルを救済する単位は、ワード線あるいはビット線に沿った１行または１列のラインであり、これを置換するため予備ラインが設けられる。
欠陥メモリセルを含むラインと予備ラインとの置換は、予備ラインを選択するデコーダに欠陥アドレスを登録することにより行われる。冗長回路において、欠陥アドレスの登録は、レーザによるプログラミングあるいは電気的にヒューズを溶断する方式が一般的に採用されている。

ところで、近年、システムＬＳＩによっては、数十個、あるいは１００個以上のＳＲＡＭ（メモリブロック）を搭載し、総容量数Ｍバイトというものも多く、歩留り確保のために冗長構成を採用せざるを得ないケースが増えている。

ところが、メモリブロック毎に冗長回路を設けようとすると、ヒューズ上を配線が通過できない、冗長回路によりチップサイズの増大を招き、チップレイアウト時の効率が悪いという不利益がある。
そこで、図８に示すように、複数のメモリブロック１−０〜１−ｎ（図８の例では、ｎ＝３２）からなるメモリ本体部１から、ヒューズボックスや、デコーダ、セレクタからなる冗長回路２を切り離した冗長方式が提案されている（たとえば、特許文献１、特許文献２参照）。

メモリブロック１−０〜１−ｎの各々は、ビット線を通してアクセスされるメモリ部ＭＲ０〜ＭＲ３２と、メモリ部ＭＲ０〜ＭＲ３２への書き込みデータの入力、およびメモリ部ＭＲ０〜ＭＲ３２からの読み出しデータの出力を行う入出力部Ｉ／Ｏ０〜Ｉ／Ｏ３２とを有している。
各入出力部Ｉ／Ｏ０〜Ｉ／Ｏ３２は、メモリ部ＭＲ０〜ＭＲ３２への書き込みデータの入力を行うための入力端子Ｉ０〜Ｉ３２、およびメモリ部ＭＲ０〜ＭＲ３２からの読み出しデータの出力を行う出力端子Ｏ０〜Ｏ３２を有する。

冗長回路２は、図９に示すように、ヒューズボックス２Ｆ、デコーダ２Ｄ、およびセレクタ部２Ｓを有し、欠陥アドレスの登録をヒューズボックス２Ｆにて行い、この登録データをデコーダ２Ｄにてデコードして、不良のメモリ部を含むメモリブロックを除くメモリブロックに対してデータの入出力を行うようにセレクト信号（Ｓ＊）を生成し、セレクタ部２Ｓにおいて、実際の入力端子ＴＩ０〜ＴＩ３１および出力端子ＴＯ０〜ＴＯ３１と、不良メモリ部を含むメモリブロックを除く３１個のメモリブロックの入力端子Ｉ０〜Ｉ３２および出力端子Ｏ０〜Ｏ３２を接続するように、セレクト信号（Ｓ＊）に従って、不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成する。

セレクタ部２Ｓは、データ入力用セレクタ２ＳＩ−１〜２ＳＩ−３１とデータ出力用セレクタ２ＳＯ−０〜２ＳＯ−３１とを有している。
データ入力用セレクタ２ＳＩ−１〜２ＳＩ−３１は、セレクト信号Ｓ１〜Ｓ３１に応じて、具体的には、セレクト信号Ｓ１〜Ｓ３１が論理「１（ハイレベル）」の場合には、入力「１」側を選択し、セレクト信号Ｓ１〜Ｓ３１が論理「０（ローレベル）」の場合には、入力「０」側を選択する。
データ出力用セレクタ２ＳＯ−０〜２ＳＯ−３１は、セレクト信号Ｓ０〜Ｓ３１に応じて、具体的には、セレクト信号Ｓ０〜Ｓ３１が論理「１」の場合には、入力「１」側を選択し、セレクト信号Ｓ０〜Ｓ３１が論理「０」の場合には、入力「０」側を選択する。

図９の構成において、たとえば×印で示すように、メモリブロック１−３のメモリ部ＭＲ３に不良ビットがある場合には、欠陥アドレスの登録がヒューズボックス２Ｆにて行われ、この登録データがデコーダ２Ｄにてデコードされて、図１０に示すように、セレクト信号Ｓ０〜Ｓ２が論理「０」に設定され、セレクト信号Ｓ３〜Ｓ３１が論理「１」に設定されて、データ入力用セレクタ２ＳＩ−１〜２ＳＩ−３１とデータ出力用セレクタ２ＳＯ−０〜２ＳＯ−３１に供給される。
その結果、図９中に破線で示すような、不良メモリ部ＭＲ３を含むメモリブロック１−３を除く、メモリブロック１−０〜１−２、１−４〜１−３２に対してデータ入出力が可能なデータ入出力経路が形成される。
特開２０００−１１４３８４号公報の図４ 特開２００２−２５２９２号公報の図１８

上述したようなメモリ本体部と冗長回路とを分離した方式を採用する特許文献１，２の半導体集積回路においては、外部に切り離したデコーダ、セレクタで不良ビットを含むメモリブロックへのアクセスを避けている。
しかし、この場合、メモリ本体には特別な工夫はなく、メモリブロックを１つ増やしているだけであることから、たとえばビット線が基準電位Ｖｓｓとショートしている不良の場合には、そのビット線をプリチャージすることになり、貫通電流が流れてしまう。
また不良の内容によっては、書き込みの際に、あるいは読み出しの際（センスアンプが活性化している時）、貫通電流が流れてしまうこともある。
この問題について、図面に関連付けてさらに詳細に説明する。

図１１は、図８および図９の各メモリブロックの入出力部の構成例を示すブロック図である。

この入出力部Ｉ／Ｏ（０〜３２）は、図１１に示すように、カラムセレクタ３、プリチャージ回路４、書き込みバッファ（書き込み回路）５、センスアンプ６、出力バッファ７、および主ビット線対ＢＬ，／ＢＬ（／は反転を示す）を有している。
また、全入出力部Ｉ／Ｏ０〜Ｉ／Ｏ３２にて共有するようにプリチャージイネーブル信号供給線ＰＥＬ、センスアンプイネーブル信号供給線ＳＡＥＬ、およびライト（書き込み）イネーブル信号線ＷＥＬが配線されている。

図１１の例では、メモリ部ＭＲ（０〜３２）は、メモリセル（たとえばＳＲＡＭ）ＭＣが４列に配列されたメモリアレイを有し、各列のメモリセルは、ビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３に接続されている。

カラムセレクタ部３は、ビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３と、主ビット線ＢＬと／ＢＬを、カラムセレクト信号ＣＳ０と／ＣＳ０、ＣＳ１と／ＣＳ１、ＣＳ２と／ＣＳ２、ＣＳ３と／ＣＳ３に応じて選択的に接続する転送ゲートＴＭ３１〜ＴＭ３８を有する。

プリチャージ回路４は、アクセス時に、プリチャージイネーブル信号ＰＥをアクティブ（たとえばハイレベル）で受けて動作状態（アクティブ状態）となり、アドレス指定されたメモリセルが接続されたビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、またはＢＬ３と／ＢＬ３を、主ビット線ＢＬ，／ＢＬを通して、あらかじめ所定電位、たとえば電源電位Ｖｃｃにプリチャージする。

図１２は、プリチャージ回路４の構成例を示す回路図である。
プリチャージ回路４は、図１２に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ４１〜ＰＴ４３により構成されている。
ＰＭＯＳトランジスタＰＴ４１とＰＴ４２のソースが電源電位Ｖｃｃに接続され、ＰＭＯＳトランジスタＰＴ４１のドレインがビット線／ＢＬに接続され、ＰＭＯＳトランジスタＰＴ４２のドレインがビット線ＢＬに接続されている。ＰＭＯＳトランジスタＰＴ４３のソース、ドレインがＰＭＯＳトランジスタＰＴ４１，ＰＴ４２のドレインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ４１〜ＰＴ４３のゲートが、インバータＩＮＶ４１で反転されたプリチャージイネーブル信号ＰＥの供給線ＰＥＬに接続されている。

上述したように、プリチャージイネーブル信号供給線ＰＥＬは、全メモリブロック共通に配線されていることから、不良メモリ部を含むメモリブロックであってデータの入出力が行われない場合であっても、他のメモリブロックと同様に、プリチャージ回路４は活性化される。

書き込みバッファ５は、書き込み時にライトイネーブル信号ＷＥをアクティブ（たとえばハイレベル）で受けて動作状態となり、データ入力端子Ｉ（０〜３２）から入力される書き込みデータを、アドレス指定されたメモリセルが接続されたビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、またはＢＬ３と／ＢＬ３に、主ビット線対ＢＬ，／ＢＬを介して伝搬させる。

図１３は、書き込みバッファ５の構成例を示す回路図である。
書き込みバッファ５は、図１３に示すように、直列に接続されたインバータＩＮＶ５１，ＩＮＶ５２、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ５１，ＮＴ５２を有する。
インバータＩＮＶ５１の入力端子に書き込みデータが入力され、インバータＩＮＶ５１の出力端子とビット線／ＢＬとの間にＮＭＯＳトランジスタＮＴ５２のソース・ドレインがそれぞれ接続され、インバータＩＮＶ５２の出力端子とビット線ＢＬとの間にＮＭＯＳトランジスタＮＴ５１のソース・ドレインがそれぞれ接続されている。
そして、ＮＭＯＳトランジスタＮＴ５１，ＮＴ５２のゲートがライトイネーブル信号ＷＥの供給線ＰＥＬに接続されている。

上述したように、ライトイネーブル信号供給線ＷＥＬは、全メモリブロック共通に配線されていることから、不良メモリ部を含むメモリブロックであってデータの入出力が行われない場合であっても、他のメモリブロックと同様に、書き込みバッファ５は活性化される。

センスアンプ６は、たとえば読み出し時に、センスアンプイネーブル信号ＳＡＥをアクティブ（ハイレベルおよびその反転レベル）を受けて動作状態となり、アドレス指定されたメモリセルから読み出されたビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、またはＢＬ３と／ＢＬ３から伝搬された主ビット線対ＢＬ，／ＢＬの微小信号電位差を検出して増幅し、出力バッファ７に出力する。

図１４は、センスアンプ６の構成例を示す回路図である。
センスアンプ６は、図１４に示すように、インバータＩＮＶ６１、ＰＭＯＳトランジスタＰＴ６１〜ＰＴ６３、およびＮＭＯＳトランジスタＮＴ６１〜ＮＴ６３を有する。
センスアンプ６は、図１４に示すように、ＰＭＯＳトランジスタＰＴ６１のソースが電源電位Ｖｃｃに接続され、ドレインがＰＭＯＳトランジスタＰＴ６２，ＰＴ６３のソースに接続されている。
ＮＭＯＳトランジスタＮＴ６１のソースが接地電位ＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ６２，ＮＮ６３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ６２のドレインとＮＭＯＳトランジスタＮＴ６２のドレインが接続され、その接続点がビット線ＢＬに接続されている。
ＰＭＯＳトランジスタＰＴ６３のドレインとＮＭＯＳトランジスタＮＴ６３のドレインが接続され、その接続点がビット線／ＢＬに接続されている。
そして、ＮＭＯＳトランジスタＮＴ６１のゲートおよびインバータＩＮＶ６１の入力端子がセンスアンプイネーブル信号の供給線ＳＡＥＬに接続され、インバータＩＮＶ６１の出力端子がＰＭＯＳトランジスタＰＴ６１のゲートに接続されている。

上述したように、センスアンプイネーブル信号供給線ＳＡＥＬは、全メモリブロック共通に配線されていることから、不良メモリ部を含むメモリブロックであってデータの入出力が行われない場合であっても、他のメモリブロックと同様に、センスアンプ６は活性化される。

上述したように、従来の回路においては、外部に切り離したデコーダ、セレクタで不良ビットを含むメモリブロックへのアクセスを避けているが、もしビット不良があり、そのビット位置においてビットラインがＶｓｓとショートしているような不良の場合には、プリチャージ回路４はプリチャージ動作期間には動作しているため、その期間中に貫通電流が流れることになり、機能的には不良が無くせたとしても、貫通電流が流れていることになる。
また、書き込み回路（バッファ）５およびセンスアンプ６も、それぞれの動作期間には動作することになっているため、不良の内容によっては、書き込み期間中、あるいは読み出し期間中（センスアンプが活性化している期間中）に、貫通電流が流れることになる。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、冗長回路により置換された不良メモリ部を含むメモリブロックの入出力部に貫通電流が流れることを防止することが可能な半導体集積回路を提供することにある。

上記目的を達成するため、本発明の第１の観点は、ビット線を通してアクセスされるメモリ部と、当該メモリ部への書き込みデータの入力および当該メモリ部からの読み出しデータの出力を行う入出力部と、を含む複数のメモリブロックと、冗長回路と、を有し、上記複数のメモリブロックの上記入出力部の各々は、イネーブル信号を受けて動作状態となり、上記ビット線と電気的な関係をもって所定の処理を行う少なくとも一つの処理回路と、ディセイブル信号を受けると上記イネーブル信号の入力にかかわらず上記処理回路を非動作状態に保持する制御回路と、を含み、上記冗長回路は、不良のメモリ部を含むメモリブロックを除く上記メモリブロックに対してデータの入出力を行うようにセレクト信号を生成し、当該セレクト信号に従って、上記不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成し、上記不良メモリ部を含むメモリブロックの上記制御回路に対して上記ディセイブル信号を出力する。

好適には、上記処理回路は、上記ビット線を所定の電位にプリチャージするプリチャージ回路を含む。

好適には、上記処理回路は、上記ビット線に書き込みデータを伝搬させる書き込み回路を含む。

好適には、上記処理回路は、上記ビット線の電位をセンスするセンスアンプを含む。

好適には、上記処理回路と上記制御回路とは、一体的に集積化されている。

本発明の第２の観点は、ビット線を通してアクセスされるメモリ部と、当該メモリ部への書き込みデータの入力および当該メモリ部からの読み出しデータの出力を行う入出力部と、を含む複数のメモリブロックと、冗長回路と、を有し、上記複数のメモリブロックの上記入出力部の各々は、プリチャージイネーブル信号を受けて動作状態となり、上記ビット線を所定の電位にプリチャージするプリチャージ回路と、書き込みイネーブル信号を受けて動作状態となり、上記ビット線に書き込みデータを伝搬させる書き込み回路と、センスアンプイネーブル信号を受けて動作状態となり、上記ビット線の電位をセンスするセンスアンプと、ディセイブル信号を受けるとイネーブル信号の入力にかかわらず上記プリチャージ回路、書き込み回路、およびセンスアンプのうち少なくとも一つを非動作状態に保持する制御回路と、を含み、上記冗長回路は、不良のメモリ部を含むメモリブロックを除く上記メモリブロックに対してデータの入出力を行うようにセレクト信号を生成し、当該セレクト信号に従って、上記不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成し、上記不良メモリ部を含むメモリブロックの上記制御回路に対して上記ディセイブル信号を出力する。

好適には、上記制御回路は、ディセイブル信号を受けると上記プリチャージイネーブル信号の入力にかかわらず上記プリチャージ回路を非動作状態に保持する第１の回路と、ディセイブル信号を受けると上記書き込みイネーブル信号の入力にかかわらず上記書き込み回路を非動作状態に保持する第２の回路と、ディセイブル信号を受けると上記センスアンプイネーブル信号の入力にかかわらず上記センスアンプを非動作状態に保持する第３の回路と、を含み、上記プリチャージ回路と上記第１の回路、上記書き込み回路と上記第２の回路、および上記センスアンプと上記第３の回路の各々は、一体的に集積化されている。

本発明によれば、不良メモリ部を含むメモリブロックにおいては、ディセイブル信号を受けた制御回路により、イネーブル信号の値にかかわらず、たとえば処理回路としてのプリチャージ回路が非動作状態（オフ）となるように制御される。これにより、プリチャージ期間に貫通電流が流れることが無くなる。
また、不良メモリ部を含むメモリブロックにおいては、ディセイブル信号を受けた制御回路により、イネーブル信号の値にかかわらず、たとえば処理回路としての書き込み回路が非動作状態（オフ）となるように制御される。これにより、書き込み期間に貫通電流が流れることが無くなる。
また、不良メモリ部を含むメモリブロックにおいては、ディセイブル信号を受けた制御回路により、イネーブル信号の値にかかわらず、たとえば処理回路としてのセンスアンプが非動作状態（オフ）となるように制御される。これにより、センスアンプの活性化期間に貫通電流が流れることが無くなる。

本発明によれば、冗長回路により置換された不良メモリ部を含むメモリブロックの入出力部に貫通電流が流れることを防止することができる利点がある。

以下、本発明の好適な実施形態を添付図面に関連付けて説明する。

図１は、本発明に係る半導体集積回路の一実施形態を示す回路図である。

本実施形態に係る半導体集積回路１００は、図１に示すように、複数のメモリブロック１０１−０〜１０１−ｎ（図１の例では、ｎ＝３２）からなるメモリ本体部１０１から、ヒューズボックス１０２Ｆ、デコーダ１０２Ｄ、およびセレクタ１０２Ｓを含む冗長回路１０２を主構成要素として有している。

メモリブロック１０１−０〜１０１−ｎの各々は、ビット線を通してアクセスされるメモリ部ＭＲ１００〜ＭＲ１３２と、メモリ部ＭＲ１００〜ＭＲ１３２への書き込みデータの入力、およびメモリ部ＭＲ１００〜ＭＲ１３２からの読み出しデータの出力を行う入出力部Ｉ／Ｏ１００〜Ｉ／Ｏ１３２とを有している。
各入出力部Ｉ／Ｏ１００〜Ｉ／Ｏ１３２は、メモリ部ＭＲ１００〜ＭＲ１３２への書き込みデータの入力を行うための入力端子Ｉ１００〜Ｉ１３２、およびメモリ部ＭＲ１００〜ＭＲ１３２からの読み出しデータの出力を行う出力端子Ｏ１００〜Ｏ１３２を有し、入出力部Ｉ／Ｏ１３２を除く、入出力部Ｉ／Ｏ１００〜Ｉ／Ｏ１３１は冗長回路１０２によるディセイブル信号ＤＳＢ１００〜ＤＳＢ１３１の入力端子Ｄ１００〜Ｄ１３１を有する。
ただし、入出力部Ｉ／Ｏ１３２にも、入出力部Ｉ／Ｏ１００〜Ｉ／Ｏ１３１と同様に、ディセイブル信号ＤＳＢの入力端子Ｄ１３２を設けてもよい。

図２は、本実施形態に係る入出力部の構成例を示す図である。
この入出力部Ｉ／Ｏ（１００〜１３１）は、図２に示すように、カラムセレクタ１０３、処理回路としてのプリチャージ回路１０４、処理回路としての書き込みバッファ（書き込み回路）１０５、処理回路としてのセンスアンプ１０６、出力バッファ１０７、第１の回路としてのプリチャージ制御回路１０８、第２の回路としての書き込み制御回路１０９、第３の回路としてのセンスアンプ制御回路１１０、および主ビット線対ＢＬ１００，／ＢＬ１００（／は反転を示す）を有している。
なお、入出力部Ｉ／Ｏ１３２は、第１の回路としてのプリチャージ制御回路１０８、第２の回路としての書き込み制御回路１０９、第３の回路としてのセンスアンプ制御回路１１０を有しておらず、図１１の構成と同様の構成を有している。
また、全入出力部Ｉ／Ｏ０〜Ｉ／Ｏ３２にて共有するようにプリチャージイネーブル信号供給線ＰＥＬ１００、センスアンプイネーブル信号供給線ＳＡＥＬ１００、およびライト（書き込み）イネーブル信号線ＷＥＬ１００が配線されている。

図２の例では、メモリ部ＭＲ（１００〜１３２）は、メモリセル（たとえばＳＲＡＭ）ＭＣが４列に配列されたメモリアレイを有し、各列のメモリセルは、ビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３に接続されている。

カラムセレクタ部１０３は、ビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３と、主ビット線ＢＬ１００と／ＢＬ１００を、カラムセレクト信号ＣＳ１００と／ＣＳ１００、ＣＳ１０１と／ＣＳ１０１、ＣＳ１０２と／ＣＳ１０２、ＣＳ１０３と／ＣＳ１０３に応じて選択的に接続する転送ゲートＴＭ１３１〜ＴＭ１３８を有する。

プリチャージ回路１０４は、アクセス時に、プリチャージ制御回路１０８を通してプリチャージイネーブル信号ＰＥをアクティブ（たとえばローレベル）で受けて動作状態（アクティブ状態）となり、アドレス指定されたメモリセルが接続されたビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、またはＢＬ３と／ＢＬ３を、主ビット線ＢＬ１００，／ＢＬ１００を通して、あらかじめ所定電位、たとえば電源電位Ｖｃｃにプリチャージする。
プリチャージ回路１０４は、アクセス時に、プリチャージ制御回路１０８を通してディセイブル信号ＤＳＢをアクティブ（ハイレベル）で受けると、プリチャージイネーブル信号供給線ＰＥＬ１００を伝搬されるプリチャージイネーブル信号ＰＥにかかわらず非動作状態のままに保持する。

書き込みバッファ１０５は、書き込み時に、書き込み制御回路１０９を通してライトイネーブル信号ＷＥをアクティブ（たとえばハイレベル）で受けて動作状態となり、データ入力端子Ｉ（０〜３２）から入力される書き込みデータを、アドレス指定されたメモリセルが接続されたビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、またはＢＬ３と／ＢＬ３に、主ビット線対ＢＬ１００，／ＢＬ１００を介して伝搬させる。 書き込みバッファ回路１０５は、書き込み時に、書き込み制御回路１０９を通してディセイブル信号ＤＳＢをアクティブ（ハイレベル）で受けると、書き込みイネーブル信号供給線ＷＥＬ１００を伝搬される書き込みイネーブル信号ＷＥのレベルにかかわらず非動作状態のままに保持する。

センスアンプ１０６は、たとえば読み出し時に、センスアンプ制御回路１１０を通してセンスアンプイネーブル信号ＳＡＥをアクティブ（ハイレベルおよびその反転レベル）を受けて動作状態となり、アドレス指定されたメモリセルから読み出されたビット線対ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、またはＢＬ３と／ＢＬ３から伝搬された主ビット線対ＢＬ１００，／ＢＬ１００の微小信号電位差を検出して増幅し、出力バッファ１０７に出力する。
センスアンプ１０６は、たとえば読み出し時に、センスアンプ制御回路１１０を通してディセイブル信号ＤＳＢをアクティブ（ハイレベル）で受けると、センスアンプイネーブル信号供給線ＳＡＥＬ１００を伝搬されるセンスアンプイネーブル信号ＳＡＥのレベルにかかわらず非動作状態のままに保持する。

出力バッファ１０７は、センスアンプ１０６で増幅された読み出しデータを冗長回路１０２を介して出力する。

プリチャージ制御回路１０８は、冗長回路１０２のデコーダ１０２Ｄにより供給されるディセイブル信号ＤＳＢ（１００〜１３１）を、非アクティブ（たとえばローレベル）で受けている場合には、プリチャージイネーブル信号供給線ＰＥＬ１００に伝搬されるプリチャージイネーブル信号ＰＥをそのままのレベルでプリチャージ回路１０４に供給する。
プリチャージ制御回路１０８は、冗長回路１０２のデコーダ１０２Ｄにより供給されるディセイブル信号ＤＳＢ（１００〜１３１）を、アクティブ（たとえばハイレベル）で受けている場合には、プリチャージイネーブル信号供給線ＰＥＬ１００を伝搬されるプリチャージイネーブル信号ＰＥにかかわらず、ハイレベルの信号（ディセイブル信号）をプリチャージ回路１０４に供給し、非動作状態に保持させる。

書き込み制御回路１０９は、冗長回路１０２のデコーダ１０２Ｄにより供給されるディセイブル信号ＤＳＢ（１００〜１３１）を、非アクティブ（たとえばローレベル）で受けている場合には、書き込みイネーブル信号供給線ＷＥＬに伝搬される書き込みイネーブル信号ＷＥをそのままのレベルで書き込みバッファ１０５に供給する。
書き込み制御回路１０９は、冗長回路１０２のデコーダ１０２Ｄにより供給されるディセイブル信号ＤＳＢ（１００〜１３１）を、アクティブ（たとえばハイレベル）で受けている場合には、書き込みイネーブル信号供給線ＷＥＬ１００を伝搬される書き込みイネーブル信号ＷＥにかかわらず、ハイレベルの信号（ディセイブル信号）を書き込みバッファ１０５に供給し、非動作状態に保持させる。

センスアンプ制御回路１１０は、冗長回路１０２のデコーダ１０２Ｄにより供給されるディセイブル信号ＤＳＢ（１００〜１３１）を、非アクティブ（たとえばローレベル）で受けている場合には、センスアンプイネーブル信号供給線ＳＡＥＬ１００に伝搬されるセンスアンプイネーブル信号ＳＡＥをそのままのレベルでセンスアンプ１０６に供給する。
センスアンプ制御回路１１０は、冗長回路１０２のデコーダ１０２Ｄにより供給されるディセイブル信号ＤＳＢ（１００〜１３１）を、アクティブ（たとえばハイレベル）で受けている場合には、センスアンプイネーブル信号供給線ＳＡＥＬ１００を伝搬されるセンスアンプイネーブル信号ＳＡＥにかかわらず、ハイレベルの信号（ディセイブル信号）をセンスアンプ１０６に供給し、非動作状態に保持させる。

図３は、本実施形態に係るプリチャージ制御回路１０８およびプリチャージ回路１０４の構成例を示す回路図である。

プリチャージ制御回路１０８は、図３に示すように、２入力ＯＲ回路１８１により構成される。
ＯＲ回路１８１の第１入力がインバータＩＮＶ１０８の出力に接続されたプリチャージイネーブル信号供給線ＰＥＬ１００に接続され、第２入力がディセイルブ信号ＤＳＢの入力端子Ｄ（１００〜１３１）に接続されている。

プリチャージ回路１０４は、図３に示すように、ＰＭＯＳトランジスタＰＴ１４１〜ＰＴ１４３により構成されている。
ＰＭＯＳトランジスタＰＴ１４１とＰＴ１４２のソースが電源電位Ｖｃｃに接続され、ＰＭＯＳトランジスタＰＴ１４１のドレインがビット線／ＢＬ１００に接続され、ＰＭＯＳトランジスタＰＴ１４２のドレインがビット線ＢＬ１００に接続されている。ＰＭＯＳトランジスタＰＴ１４３のソース、ドレインがＰＭＯＳトランジスタＰＴ１４１，ＰＴ１４２のドレインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１４１〜ＰＴ１４３のゲートが、プリチャージ制御回路１０８のＯＲ回路１８１の出力端子に接続されている。

上述したように、プリチャージイネーブル信号供給線ＰＥＬ１００は、全メモリブロック共通に配線されているが、不良メモリ部を含むメモリブロックであってデータの入出力が行われない場合には、他のメモリブロックと異なり、プリチャージ制御回路１０８を通して供給されるハイレベルのディセイブル信号によりプリチャージ回路４は活性化されず、非動作状態に保持される。

図４は、本実施形態に係る書き込み制御回路１０９および書き込みバッファ１０５の構成例を示す回路図である。

書き込み制御回路１０９は、図４に示すように、２入力ＡＮＤ回路１９１により構成される。
ＡＮＤ回路１９１の第１入力が書き込みイネーブル信号供給線ＷＥＬ１００に接続され、第２入力は負入力でありディセイルブ信号ＤＳＢの入力端子Ｄ（１００〜１３１）に接続されている。

書き込みバッファ１０５は、図４に示すように、直列に接続されたインバータＩＮＶ１５１，ＩＮＶ１５２、およびＮＭＯＳトランジスタＮＴ１５１，ＮＴ１５２を有する。
インバータＩＮＶ１５１の入力端子に書き込みデータが入力され、インバータＩＮＶ１５１の出力端子とビット線／ＢＬ１００との間にＮＭＯＳトランジスタＮＴ１５２のソース・ドレインがそれぞれ接続され、インバータＩＮＶ１５２の出力端子とビット線ＢＬ１００との間にＮＭＯＳトランジスタＮＴ１５１のソース・ドレインがそれぞれ接続されている。
そして、ＮＭＯＳトランジスタＮＴ１５１，ＮＴ１５２のゲートが書き込み制御回路１０９のＡＮＤ回路１９１の出力端子に接続されている。

上述したように、書き込みイネーブル信号供給線ＷＥＬ１００は、全メモリブロック共通に配線されているが、不良メモリ部を含むメモリブロックであってデータの入出力が行われない場合には、他のメモリブロックと異なり、書き込み制御回路１０９を通して供給されるローレベルのディセイブル信号により書き込み回路１０５は活性化されず、非動作状態に保持される。

図５は、本実施形態に係るセンスアンプ制御回路１１０およびセンスアンプ１０６の構成例を示す回路図である。

センスアンプ制御回路１１０は、図５に示すように、２入力ＡＮＤ回路１０１０により構成される。
ＡＮＤ回路１０１０の第１入力がセンスアンプイネーブル信号供給線ＳＡＥＬ１００に接続され、第２入力は負入力でありディセイルブ信号ＤＳＢの入力端子Ｄ（１００〜１３１）に接続されている。

センスアンプ１０６は、図５に示すように、インバータＩＮＶ１６１、ＰＭＯＳトランジスタＰＴ１６１〜ＰＴ１６３、およびＮＭＯＳトランジスタＮＴ１６１〜ＮＴ１６３を有する。
センスアンプ１０６は、図５に示すように、ＰＭＯＳトランジスタＰＴ１６１のソースが電源電位Ｖｃｃに接続され、ドレインがＰＭＯＳトランジスタＰＴ１６２，ＰＴ１６３のソースに接続されている。
ＮＭＯＳトランジスタＮＴ１６１のソースが接地電位ＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ１６２，ＮＮ１６３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ１６２のドレインとＮＭＯＳトランジスタＮＴ１６２のドレインが接続され、その接続点がビット線ＢＬ１００に接続されている。
ＰＭＯＳトランジスタＰＴ１６３のドレインとＮＭＯＳトランジスタＮＴ１６３のドレインが接続され、その接続点がビット線／ＢＬ１００に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１６１のゲートおよびインバータＩＮＶ１６１の入力端子が、センスアンプ制御回路１１０のＡＮＤ回路１０１０の出力端子に接続され、インバータＩＮＶ１６１の出力端子がＰＭＯＳトランジスタＰＴ１６１のゲートに接続されている。

上述したように、センスアンプイネーブル信号供給線ＳＡＥＬ１００は、全メモリブロック共通に配線されているが、不良メモリ部を含むメモリブロックであってデータの入出力が行われない場合には、他のメモリブロックと異なり、センスアンプ制御回路１１０を通して供給されるローレベルのディセイブル信号によりセンスアンプ１０６は活性化されず、非動作状態に保持される。

冗長回路１０２は、図１に示すように、ヒューズボックス１０２Ｆ、デコーダ１０２Ｄ、およびセレクタ部１０２Ｓを有し、欠陥アドレスの登録をヒューズボックス１０２Ｆにて行い、この登録デーをデコーダ１０２Ｄにてデコードして、不良のメモリ部を含むメモリブロックを除くメモリブロックに対してデータの入出力を行うようにセレクト信号（Ｓ１００〜Ｓ１３１）を生成し、セレクタ部１０２Ｓにおいて、実際の入力端子ＴＩ１００〜ＴＩ１３１および出力端子ＴＯ１００〜ＴＯ１３１と、不良メモリ部を含むメモリブロックを除く３１個のメモリブロックの入力端子Ｉ１００〜Ｉ１３２および出力端子Ｏ１００〜Ｏ１３２を接続するように、セレクト信号（Ｓ１００〜Ｓ１３１）に従って、不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成する。
また、冗長回路１０２は、セレクト信号Ｓ１００〜Ｓ１３１の生成と並行して、ディセイブル信号ＤＳＢ１００〜ＤＳＢ１３１の生成を行い、不良メモリ部を含むメモリブロックの入力端子Ｄ（１００〜１３１）に対してアクティブ（たとえば論理「１」のハイレベル）のディセイブル信号を出力する。

セレクタ部１０２Ｓは、データ入力用セレクタＳＩ−１０１〜ＳＩ−１３１とデータ出力用セレクタＳＯ−１００〜ＳＯ−１３１とを有している。
データ入力用セレクタＳＩ−１０１〜ＳＩ−１３１は、セレクト信号Ｓ１０１〜Ｓ１３１に応じて、具体的には、セレクト信号Ｓ１０１〜Ｓ３１が論理「１（ハイレベル）」の場合には、入力「１」側を選択し、セレクト信号Ｓ１０１〜Ｓ１３１が論理「０（ローレベル）」の場合には、入力「０」側を選択する。
データ出力用セレクタＳＯ−１００〜ＳＯ−１３１は、セレクト信号Ｓ１００〜Ｓ１３１に応じて、具体的には、セレクト信号Ｓ１００〜Ｓ１３１が論理「１」の場合には、入力「１」側を選択し、セレクト信号Ｓ１００〜Ｓ１３１が論理「０」の場合には、入力「０」側を選択する。

データ入力用セレクタＳＩ−１０１はセレクト信号Ｓ１０１が供給され、「１」側入力が入力端子ＴＩ１００に接続され、「０」側入力が入力端子ＴＩ１０１に接続され、出力がメモリブロック１０１−１の入力出力部Ｉ／Ｏ１０１の入力端子Ｉ１０１に接続されている。
データ入力用セレクタＳＩ−１０２はセレクト信号Ｓ１０２が供給され、「１」側入力が入力端子ＴＩ１０１に接続され、「０」側入力が入力端子ＴＩ１０２に接続され、出力がメモリブロック１０１−２の入力出力部Ｉ／Ｏ１０２の入力端子Ｉ１０２に接続されている。
データ入力用セレクタＳＩ−１０３はセレクト信号Ｓ１０３が供給され、「１」側入力が入力端子ＴＩ１０２に接続され、「０」側入力が入力端子ＴＩ１０３に接続され、出力がメモリブロック１０１−３の入力出力部Ｉ／Ｏ１０３の入力端子Ｉ１０３に接続されている。
データ入力用セレクタＳＩ−１０４はセレクト信号Ｓ１０４が供給され、「１」側入力が入力端子ＴＩ１０３に接続され、「０」側入力が入力端子ＴＩ１０４に接続され、出力がメモリブロック１０１−４の入力出力部Ｉ／Ｏ１０４の入力端子Ｉ１０４に接続されている。
データ入力用セレクタＳＩ−１０５はセレクト信号Ｓ１０５が供給され、「１」側入力が入力端子ＴＩ１０４に接続され、「０」側入力が入力端子ＴＩ１０５に接続され、出力がメモリブロック１０１−５の入力出力部Ｉ／Ｏ１０５の入力端子Ｉ１０５に接続されている。
同様にして、データ入力用セレクタＳＩ−１３０はセレクト信号Ｓ１３０が供給され、「１」側入力が入力端子ＴＩ１２９に接続され、「０」側入力が入力端子ＴＩ１３０に接続され、出力がメモリブロック１０１−３０の入力出力部Ｉ／Ｏ１３０の入力端子Ｉ１３０に接続されている。
データ入力用セレクタＳＩ−１３１はセレクト信号Ｓ１３１が供給され、「１」側入力が入力端子ＴＩ１３０に接続され、「０」側入力が入力端子ＴＩ１３１に接続され、出力がメモリブロック１０１−３１の入力出力部Ｉ／Ｏ１３１の入力端子Ｉ１３１に接続されている。

また、メモリブロック１０１−０の入出力部Ｉ／Ｏ１００の入力端子Ｉ１００は入力端子ＴＩ１００に直接接続されている。
メモリブロック１０１−３２の入出力部Ｉ／Ｏ１３２の入力端子Ｉ１３２は入力端子ＴＩ１３１に直接接続されている。

データ出力用セレクタＳＯ−１００はセレクト信号Ｓ１００が供給され、「０」側入力がメモリブロック１０１−０の入出力部Ｉ／Ｏ１００の出力端子Ｏ１００に接続され、「１」側入力がメモリブロック１０１−１の入出力部Ｉ／Ｏ１０１の出力端子Ｏ１０１に接続され、出力が出力端子ＴＯ１００に接続されている。
データ出力用セレクタＳＯ−１０１はセレクト信号Ｓ１０１が供給され、「０」側入力がメモリブロック１０１−１の入出力部Ｉ／Ｏ１０１の出力端子Ｏ１０１に接続され、「１」側入力がメモリブロック１０１−２の入出力部Ｉ／Ｏ１０２の出力端子Ｏ１０２に接続され、出力が出力端子ＴＯ１０１に接続されている。
データ出力用セレクタＳＯ−１０２はセレクト信号Ｓ１０２が供給され、「０」側入力がメモリブロック１０１−２の入出力部Ｉ／Ｏ１０２の出力端子Ｏ１０２に接続され、「１」側入力がメモリブロック１０１−３の入出力部Ｉ／Ｏ１０３の出力端子Ｏ１０３に接続され、出力が出力端子ＴＯ１０２に接続されている。
データ出力用セレクタＳＯ−１０３はセレクト信号Ｓ１０３が供給され、「０」側入力がメモリブロック１０１−３の入出力部Ｉ／Ｏ１０３の出力端子Ｏ１０３に接続され、「１」側入力がメモリブロック１０１−４の入出力部Ｉ／Ｏ１０４の出力端子Ｏ１０４に接続され、出力が出力端子ＴＯ１０３に接続されている。
データ出力用セレクタＳＯ−１０４はセレクト信号Ｓ１０４が供給され、「０」側入力がメモリブロック１０１−４の入出力部Ｉ／Ｏ１０４の出力端子Ｏ１０４に接続され、「１」側入力がメモリブロック１０１−５の入出力部Ｉ／Ｏ１０５の出力端子Ｏ１０５に接続され、出力が出力端子ＴＯ１０４に接続されている。
データ出力用セレクタＳＯ−１０５はセレクト信号Ｓ１０５が供給され、「０」側入力がメモリブロック１０１−５の入出力部Ｉ／Ｏ１０５の出力端子Ｏ１０５に接続され、「１」側入力がメモリブロック１０１−６の入出力部Ｉ／Ｏ１０６の出力端子Ｏ１０６に接続され、出力が出力端子ＴＯ１０５に接続されている。
同様にして、データ出力用セレクタＳＯ−１３０はセレクト信号Ｓ１３０が供給され、「０」側入力がメモリブロック１０１−３０の入出力部Ｉ／Ｏ１３０の出力端子Ｏ１３０に接続され、「１」側入力がメモリブロック１０１−３１の入出力部Ｉ／Ｏ１３１の出力端子Ｏ１３１に接続され、出力が出力端子ＴＯ１３０に接続されている。
データ出力用セレクタＳＯ−１３１はセレクト信号Ｓ１３１が供給され、「０」側入力がメモリブロック１０１−３１の入出力部Ｉ／Ｏ１３１の出力端子Ｏ１３１に接続され、「１」側入力がメモリブロック１０１−３２の入出力部Ｉ／Ｏ１３２の出力端子Ｏ１３２に接続され、出力が出力端子ＴＯ１３１に接続されている。

図１の構成において、たとえば×印で示すように、メモリブロック１０１−３のメモリ部ＭＲ１０３に不良ビットがある場合には、欠陥アドレスの登録がヒューズボックス１０２Ｆにて行われ、この登録データがデコーダ１０２Ｄにてデコードされる。
そして、デコードの結果、デコーダ１０２Ｄにおいて、図６に示すように、セレクト信号Ｓ１００〜Ｓ１０２が論理「０」に設定され、セレクト信号Ｓ１０３〜Ｓ１３１が論理「１」に設定されて、データ入力用セレクタＳＩ−１０１〜ＳＩ−１３１とデータ出力用セレクタＳＯ−１００〜ＳＯ−１３１に供給される。
その結果、図１中に破線で示すような、不良メモリ部ＭＲ１０３を含むメモリブロック１０１−３を除く、メモリブロック１０１−０〜１０１−２、１０１−４〜１０１−３２に対してデータ入出力が可能なデータ入出力経路が形成される。

また、デコーダ１０２Ｄにおいては、図６に示すように、ディセイブル信号ＤＳＢ１０３のみ論理「１」に設定されて、不良メモリ部ＭＲ１０３を含むメモリブロック１０１−３の入力端子Ｄ１０３に供給される。
一方、他のディセイブル信号ＤＳＢ１００〜ＤＳＢ１０２、ＤＳＢ１０４〜ＤＳＢ１３１は論理「０」に設定されて、不良メモリ部ＭＲを含まないメモリブロック１０１−０〜１０１−２、１０１−４〜１０１−３１の入力端子Ｄ１００〜Ｄ１０２，Ｄ１０４〜Ｄ１３１に供給される。

その結果、メモリブロック１０１−０〜１０１−２、１０１−４〜１０１−３１の入出力部Ｉ／Ｏ１０１−０〜１０１−２、１０１−４〜１０１−３１における処理回路としてのプリチャージ回路１０４はプリチャージイネーブル信号ＰＥに従って所定のプリチャージ期間だけ動作状態となるように、プリチャージ制御回路１０８を通して制御される。
同様に、入出力部Ｉ／Ｏ１０１−０〜１０１−２、１０１−４〜１０１−３１における処理回路としての書き込み回路１０５は書き込みイネーブル信号ＷＥに従って所定の書き込み動作期間だけ動作状態となるように、書き込み制御回路１０９を通して制御される。
入出力部Ｉ／Ｏ１０１−０〜１０１−２、１０１−４〜１０１−３１における処理回路としてのセンスアンプ１０６はセンスアンプイネーブル信号ＳＡＥに従って所定のセンスアンプの活性化期間だけ動作状態となるように、センスアンプ制御回路１１０を通して制御される。

一方、ディセイブル信号ＤＳＢ１０３をアクティブのハイレベルで受けたメモリブロック１０１−３の入出力部Ｉ／Ｏ１０３においては、プリチャージ回路１０４が、アクセス時に、プリチャージ制御回路１０８を通してディセイブル信号ＤＳＢをアクティブ（ハイレベル）で受ける。したがって、プリチャージ回路１０４は、プリチャージイネーブル信号供給線ＰＥＬ１００を伝搬されるプリチャージイネーブル信号ＰＥにかかわらず非動作状態のままに保持される。
同様に、書き込みバッファ１０５が、書き込み時に、書き込み制御回路１０９を通してディセイブル信号ＤＳＢをアクティブで受ける。したがって、書き込みバッファ１０５は、書き込みイネーブル信号供給線ＷＥＬ１００を伝搬される書き込みイネーブル信号ＷＥにかかわらず非動作状態のままに保持される。
また、センスアンプ１０６が、たとえば読み出し時に、センスアンプ制御回路１１０を通してディセイブル信号ＤＳＢをアクティブで受ける。したがって、センスアンプ１０６は、センスアンプイネーブル信号供給線ＳＡＥＬ１００を伝搬されるセンスアンプイネーブル信号ＳＡＥＬにかかわらず非動作状態のままに保持される。

このように、不良メモリ部ＭＲ１０３を含むメモリブロック１０１−３においては、プリチャージイネーブル信号の値にかかわらず、プリチャージ回路１０４がオフとなっている。これにより、プリチャージ期間に貫通電流が流れることが無くなる。
また、書き込みイネーブル信号ＷＥの値にかかわらず、書き込みバッファ１０５がオフとなっている。これにより、書き込み期間に貫通電流が流れることが無くなる。
また、センスアンプイネーブル信号ＳＡＥの値にかかわらず、センスアンプ１０６がオフとなっている。これにより、センスアンプの活性化期間に貫通電流が流れることが無くなる。

以上説明したように、本実施形態によれば、ビット線を通してアクセスされるメモリ部ＭＲ１００〜ＭＲ１３２と、メモリ部への書き込みデータの入力およびメモリ部からの読み出しデータの出力を行う入出力部Ｉ／Ｏ１００〜１３２と、を含む複数のメモリブロック１０１−０〜１０１−３２と、冗長回路１０２と、を有し、入出力部の各々は、イネーブル信号を受けて動作状態となり、ビット線と電気的な関係をもって所定の処理を行う処理回路としてのプリチャージ回路、書き込み回路、センスアンプと、ディセイブル信号を受けるとイネーブル信号の入力にかかわらず処理回路を非動作状態に保持する制御回路と、を含み、冗長回路１０２は、不良のメモリ部を含むメモリブロックを除くメモリブロックに対してデータの入出力を行うようにセレクト信号を生成し、セレクト信号に従って、不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成し、不良メモリ部を含むメモリブロックの制御回路に対してディセイブル信号ＤＳＢを出力することから、プリチャージ期間に貫通電流が流れることが無くなり、また、書き込み期間やセンスアンプの活性化期間に貫通電流が流れることが無くなる。

なお、本実施形態においては、入出力部における処理回路としてのプリチャージ回路１０４と第１の回路としてのプリチャージ制御回路１０８、処理回路としての書き込み回路１０５と第２の回路としての書き込み制御回路１０９、並びに処理回路としてのセンスアンプ１０６と第２の回路としてのセンスアンプ制御回路１１０とを、個別のブロックとして構成例について説明しが、たとえば図７に示すように、プリチャージ回路とプリチャージ制御回路、書き込み回路と書き込み制御回路、並びにセンスアンプとセンスアンプ制御回路とを、一体的に集積化した回路１１１〜１１３となるように構成することも可能である。

本発明に係る半導体集積回路の一実施形態を示す回路図である。 本実施形態に係る入出力部の構成例を示す図である。 本実施形態に係るプリチャージ制御回路およびプリチャージ回路の構成例を示す回路図である。 本実施形態に係る書き込み制御回路および書き込み回路（バッファ）の構成例を示す回路図である。 本実施形態に係るセンスアンプ制御回路およびセンスアンプの構成例を示す回路図である。 図１のデコーダのセレクト信号およびディセイブル信号の生成例を示す図である。 本実施形態に係る入出力部の他の構成例を示す図である。 メモリ本体と冗長回路を分離した半導体集積回路を示す図である。 従来の半導体集積回路の具体的な構成例を示す回路図である。 図９のデコーダのセレクト信号の生成例を示す図である。 従来の半導体集積回路におけるメモリブロックの入出力部の具体的な構成例を示す図である。 プリチャージ回路の構成例を示す回路図である。 書き込み回路（バッファ）の構成例を示す回路図である。 センスアンプの構成例を示す回路図である。

符号の説明

１００…半導体集積回路、１０１…メモリ本体部、１０１−０〜１０１−３２…メモリブロック、ＭＲ１００〜ＭＲ１３２…メモリ部、Ｉ／Ｏ１００〜Ｉ／Ｏ１３２…入出力部、１０２…冗長回路、１０２Ｆ…ヒューズボックス、１０２Ｄ…デコーダ、１０２Ｓ…セレクタ、１０３…カラムセレクタ、１０４…プリチャージ回路、１０５…書き込みバッファ（書き込み回路）、１０６…センスアンプ、１０７…出力バッファ、１０８…第１の回路としてのプリチャージ制御回路、１０９…第２の回路としての書き込み制御回路、１１０…第３の回路としてのセンスアンプ制御回路。

Claims (7)

1. ビット線を通してアクセスされるメモリ部と、当該メモリ部への書き込みデータの入力および当該メモリ部からの読み出しデータの出力を行う入出力部と、を含む複数のメモリブロックと、
   冗長回路と、を有し、
   上記複数のメモリブロックの上記入出力部の各々は、
   イネーブル信号を受けて動作状態となり、上記ビット線と電気的な関係をもって所定の処理を行う少なくとも一つの処理回路と、
   ディセイブル信号を受けると上記イネーブル信号の入力にかかわらず上記処理回路を非動作状態に保持する制御回路と、を含み、
   上記冗長回路は、
   不良のメモリ部を含むメモリブロックを除く上記メモリブロックに対してデータの入出力を行うようにセレクト信号を生成し、当該セレクト信号に従って、上記不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成し、上記不良メモリ部を含むメモリブロックの上記制御回路に対して上記ディセイブル信号を出力する
   半導体集積回路。
2. 上記処理回路は、上記ビット線を所定の電位にプリチャージするプリチャージ回路を含む
   請求項１記載の半導体集積回路。
3. 上記処理回路は、上記ビット線に書き込みデータを伝搬させる書き込み回路を含む
   請求項１記載の半導体集積回路。
4. 上記処理回路は、上記ビット線の電位をセンスするセンスアンプを含む
   請求項１記載の半導体集積回路。
5. 上記処理回路と上記制御回路とは、一体的に集積化されている
   請求項１記載の半導体集積回路。
6. ビット線を通してアクセスされるメモリ部と、当該メモリ部への書き込みデータの入力および当該メモリ部からの読み出しデータの出力を行う入出力部と、を含む複数のメモリブロックと、
   冗長回路と、を有し、
   上記複数のメモリブロックの上記入出力部の各々は、
   プリチャージイネーブル信号を受けて動作状態となり、上記ビット線を所定の電位にプリチャージするプリチャージ回路と、
   書き込みイネーブル信号を受けて動作状態となり、上記ビット線に書き込みデータを伝搬させる書き込み回路と、
   センスアンプイネーブル信号を受けて動作状態となり、上記ビット線の電位をセンスするセンスアンプと、
   ディセイブル信号を受けるとイネーブル信号の入力にかかわらず上記プリチャージ回路、書き込み回路、およびセンスアンプのうち少なくとも一つを非動作状態に保持する制御回路と、を含み、
   上記冗長回路は、
   不良のメモリ部を含むメモリブロックを除く上記メモリブロックに対してデータの入出力を行うようにセレクト信号を生成し、当該セレクト信号に従って、上記不良メモリ部を含むメモリブロックを除くメモリブロックへのデータの入出力経路を形成し、上記不良メモリ部を含むメモリブロックの上記制御回路に対して上記ディセイブル信号を出力する
   半導体集積回路。
7. 上記制御回路は、
   ディセイブル信号を受けると上記プリチャージイネーブル信号の入力にかかわらず上記プリチャージ回路を非動作状態に保持する第１の回路と、
   ディセイブル信号を受けると上記書き込みイネーブル信号の入力にかかわらず上記書き込み回路を非動作状態に保持する第２の回路と、
   ディセイブル信号を受けると上記センサアンプイネーブル信号の入力にかかわらず上記センスアンプを非動作状態に保持する第３の回路と、を含み、
   上記プリチャージ回路と上記第１の回路、上記書き込み回路と上記第２の回路、および上記センスアンプと上記第３の回路の各々は、一体的に集積化されている
   請求項６記載の半導体集積回路。
   

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