JP2008084391A - 半導体記憶装置 - Google Patents

Abstract

【課題】ビット線対毎に短絡電流を遮断することができ，その遮断のための制御信号の本数を減らした半導体記憶装置を提供する。
【解決手段】通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，複数のワード線とそれと交差する複数のビット線対とそれらの交差位置に配置された複数のメモリセルとを有するメモリセルアレイと，隣接するメモリセルアレイの間に配置され，両側のメモリセルアレイのビット線対でシェアされる複数のセンスアンプ回路とを有する。そして，センスアンプ回路と両側のビット線対との間にそれぞれ，不良を有するコラムにおいてセンスアンプ回路とビット線対とを切り離す電流遮断回路が設けられる。この電流遮断回路により，センスアンプ回路のプリチャージ電位からビット線とワード線との短絡に流れる短絡電流を抑制することができる。
【選択図】図４

Description

本発明は，半導体記憶装置に関し，特に，ワード線とビット線とが短絡するクロスフェイルが生じたメモリセルアレイでの短絡電流を抑制する半導体記憶装置に関する。

半導体記憶装置，特にＤＲＡＭは大容量であるので，不良ビットによる歩留まり低下を回避するために冗長セルアレイを有する。動作試験で不良ビットが検出されたコラムまたはロウは，冗長セルアレイと置換される。その結果，不良ビットを有するコラムまたはロウは選択されることがない。

一方，不良の一つにワード線とビット線とが短絡するフェイル（クロスフェイル）がある。クロスフェイルを有するセルアレイでは，たとえ選択されることがなくても，スタンバイ状態（プリチャージ状態）において短絡電流が発生する。すなわち，スタンバイ状態ではすべてのワード線がＬレベル（Ｖｓｓまたは負電位）に駆動され，ビット線はプリチャージレベルであるＶｃｃ／２またはＶｉｉ／２（Ｖｉｉは内部のセル電源。）にプリチャージされる。したがって，クロスフェイルが発生すると，プリチャージ状態において，プリチャージ状態のビット線からＬレベルのワード線に向かって短絡電流が発生する。

特許文献１には，クロスフェイルによる短絡電流を防止するために，１対のビット線にプリチャージ電圧を供給するプリチャージ回路とプリチャージ電源との間にトランジスタを設け，不良コラムではこのトランジスタを非導通状態に制御して短絡電流を防止することが記載されている。

また，特許文献２には，クロスフェイルによる短絡電流を防止するために，ビット線のプリチャージ回路のプリチャージ電源配線に加えて，センスアンプを駆動する駆動信号配線のプリチャージ回路のプリチャージ電源配線にも電流制限素子としてトランジスタを設け，コラム選択信号でこの電流制限素子を非導通状態にすることが記載されている。この特許文献によれば，複数のビット線対に共通に設けられるセンスアンプの駆動信号配線のプリチャージ回路に電流制限用のトランジスタを設けている。

さらに，特許文献３には，ＳＲＡＭにおいて，不良ビット線の負荷回路の制御信号をフューズによりＬレベルにして，負荷電流が流れないようにすることが記載されている。ただし，この特許文献には，ＤＲＡＭのクロスフェイルに起因する短絡電流の防止については記載されていない。
特開平９−６９３００号公報 特開平１１−１４９７９３号公報特 開平４−３４２０００号公報

前述の特許文献２によれば，ビット線対のプリチャージ回路とプリチャージ電源との間に短絡電流を遮断するトランジスタを設けると共に，センスアンプ駆動信号配線のプリチャージ回路とプリチャージ電源との間にも短絡電流を遮断するトランジスタを設ける。

しかし，不良を有するビット線対の単位で冗長コラムと置換するためには，ビット線対のセンスアンプ毎に短絡電流を遮断するトランジスタを設けることが必要になる。その場合，遮断トランジスタは，ＮＭＯＳとＰＭＯＳの両極性のトランジスタで構成されることになる。そのため，この両極性のトランジスタを非導通状態に制御するためには，互いに逆相の２種類の遮断制御信号を供給する必要があり，メモリセル領域における面積増加を招く。

そこで，本発明の目的は，ビット線対毎に短絡電流を遮断することができ，その遮断のための制御信号の本数を減らした半導体記憶装置を提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，複数のワード線とそれと交差する複数のビット線対とそれらの交差位置に配置された複数のメモリセルとを有するメモリセルアレイと，隣接するメモリセルアレイの間に配置され，両側のメモリセルアレイのビット線対でシェアされる複数のセンスアンプ回路とを有する。そして，センスアンプ回路と両側のビット線対との間にそれぞれ，不良を有するコラムにおいてセンスアンプ回路とビット線対とを切り離す電流遮断回路が設けられる。この電流遮断回路により，センスアンプ回路のプリチャージ電位からビット線とワード線との短絡に流れる短絡電流を抑制することができる。

上記の第１の側面において，好ましい態様によれば，メモリセルアレイ内にビット線をプリチャージするプリチャージ回路を有し，当該プリチャージ回路のプリチャージ電源配線とビット線との間に，不良コラムにおいて遮断状態にされるプリチャージ遮断回路が設けられる。そして，電流遮断回路とプリチャージ遮断回路とが，１つまたは複数のビット線対毎に設けられた１本の遮断制御信号配線により遮断状態に制御される。

上記の第１の側面において，別の好ましい態様によれば，ビット線をプリチャージするプリチャージ回路が，電流遮断回路のセンスアンプ回路側に配置されている。かかる構成にすることで，センスアンプ回路とプリチャージ回路からの短絡電流が，電流遮断回路により抑制される。

上記の目的を達成するために，本発明の第２の側面によれば，通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，複数のワード線とそれと交差する複数のビット線対と当該交差位置に配置された複数のメモリセルとを有するメモリセルアレイと，メモリセルアレイの各ビット線対に対応して設けられる複数のセンスアンプ回路とを有する。そして，センスアンプ回路とそれに対応するビット線対との間にそれぞれ，不良コラムにおいて前記センスアンプ回路とビット線対とを切り離す電流遮断回路が設けられる。この電流遮断回路により，センスアンプ回路のプリチャージ電位からビット線とワード線との短絡に流れる短絡電流を抑制することができる。

上記の第２の側面において，好ましい態様によれば，ビット線をプリチャージするプリチャージ回路を有し，当該プリチャージ回路のプリチャージ電源配線とビット線との間に，不良コラムにおいて遮断状態にされるプリチャージ遮断回路が設けられる。そして，電流遮断回路とプリチャージ遮断回路とが，１つまたは複数のビット線対毎に設けられた１本の遮断制御信号配線により遮断状態に制御される。

上記の第２の側面において，別の好ましい態様によれば，ビット線をプリチャージするプリチャージ回路が，電流遮断回路のセンスアンプ回路側に配置されている。かかる構成にすることで，センスアンプ回路とプリチャージ回路からの短絡電流が，電流遮断回路により抑制される。

上記の発明によれば，不良が検出され冗長メモリセルアレイと置換されたコラムにおいて，センスアンプ回路とメモリセルアレイとの間に設けた電流遮断回路を遮断状態にすることで，センスアンプ回路からクロスフェイルに向かって流れる短絡電流を抑制することができる。また，共通の遮断制御信号配線により，電流遮断回路とプリチャージ遮断回路とを遮断状態に制御することができる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，一般的なＤＲＡＭの回路図である。また，図２はその動作波形図である。これらにより，クロスフェイルによる短絡電流について説明する。図１には，左右のメモリセルアレイＭＣＡＬ，ＭＣＡＲと，それらの間に設けられたセンスアンプ回路ＳＡとが示されている。メモリセルアレイＭＣＡＬ，ＭＣＡＲは，それぞれ，複数のビット線対ＢＬＬ，／ＢＬＬ，ＢＬＬＲ，／ＢＬＬＲと複数のワード線ＷＬａ，ＷＬｂ，ＷＬｃ，ＷＬｄを有し，それらの交差位置にメモリセルＭＣａ，ＭＣｂ，ＭＣｄ，ＭＣｄを有する。このように中央に設けられたセンスアンプ回路ＳＡは，両側のメモリセルアレイのビット線対によりシェアされる。但し，図１には，各メモリセルアレイＭＣＡＬ，ＭＣＡＲにそれぞれ１つのビット線対しか示されていない。

各メモリセルＭＣａ，ＭＣｂ，ＭＣｄ，ＭＣｄは，セルトランジスタ１１９，１１７，１２１，１２３とそれに接続されたセルキャパシタ１２０，１１８，１２２，１２４とを有し，セルキャパシタの一方の電極にはセル電源ＶＣＰが接続される。このセル電源ＶＣＰは，たとえば，外部電源のＶｃｃ/2または内部電源Ｖｉｉ/2のいずれかである。また，センスアンプ回路ＳＡは，ＮＭＯＳトランジスタ１０８，１０９とＰＭＯＳトランジスタ１１０，１１１とで構成され，これらトランジスタのゲートは対応するビット線対にビット線トランスファ回路ＢＴｌ，ＢＴｒを介して接続され，ソースはセンスアンプ駆動信号ＮＳＡ，ＰＳＡに接続される。ビット線トランスファ回路は，それぞれビット線トランスファ選択信号ＢＴＬ，ＢＴＲにより制御される１対のＮＭＯＳトランジスタ１０４，１０５，１１２，１１３からなる。

センスアンプ回路ＳＡに隣接して設けられ，コラム選択信号ＣＬに応答してビット線対をデータバス線対ＤＢ，／ＤＢに接続するコラムゲートＣＬＧが設けられる。コラムゲートＣＬＧは，１対のＮＭＯＳトランジスタ１０６，１０７で構成される。さらに，左右のメモリセルアレイＭＣＡＬ，ＭＣＡＲそれぞれに，ビット線対をプリチャージレベル（Ｖｃｃ／２またはＶｉｉ／２）にプリチャージするプリチャージ回路ＰＲＥｌ，ＰＲＥｒが設けられる。このプリチャージ回路は，ビット線対間を短絡するＮＭＯＳトランジスタ１０３，１１４と，プリチャージ電源配線ＶＰＲとビット線対とを接続するＮＭＯＳトランジスタ１０１，１０２，１１５，１１６とを有する。

次に，図１のＤＲＡＭの動作について図２に基づいて説明する。仮に左側のメモリセルアレイＭＣＡＬ内のメモリセルＭＣａが選択されるとする。まず，プリチャージ状態ＰＲＥＣＨでは，ビット線トランスファ選択信号ＢＴＬ，ＢＴＲが共にＨレベルでビット線トランスファ回路ＢＴｌ，ＢＴｒが共に導通状態，ビット線リセット信号ＢＲＳＬ，ＢＲＳＲが共にＨレベルでビット線対ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲが共にプリチャージレベルＶＰＲにプリチャージされている。また，すべてのワード線ＷＬはＬレベルにされ，すべてのメモリセルのセルトランジスタは非導通状態である。さらに，センスアンプ駆動信号ＮＳＡ，ＰＳＡはともにプリチャージレベルにあり，センスアンプ回路内のトランジスタ１０８〜１１１のソース，ドレインはすべて同じプリチャージレベルにあり，センスアンプ回路ＳＡは非活性状態である。

その後，アクティブ状態（アクティブとリードまたはライトを含む）ＡＣＴＩＶＥでは，非選択側のビット線トランスファ選択信号ＢＴＲがＬレベルに駆動され，ビット線トランスファ回路ＢＴｒが非導通にされて，右側のメモリセルアレイＭＣＡＲのビット線対ＢＬＲ，／ＢＬＲがセンスアンプ回路ＳＡから切り離される。さらに，ビット線リセット信号ＢＲＳＬがＬレベルに駆動され，左側のメモリセルアレイＭＣＡＬ内のプリチャージ回路ＰＲＥｌのトランジスタがすべてオフにされる。その後，選択ワード線ＷＬａがＨレベルに駆動されると，メモリセルＭＣａの記憶状態に応じて，ビット線ＢＬＬがプリチャージレベルから微少電圧だけ上昇または下降する。図２の例では上昇している。

この状態で，センスアンプ駆動信号ＮＳＡがＬレベルに，ＰＳＡがＨレベルにそれぞれ駆動されると，センスアンプ回路ＳＡが活性化され，ビット線／ＢＬＬ，ＢＬＬがそれぞれＨレベルとＬレベルに駆動される。リードコマンドに応答してコラム選択信号ＣＬがＨレベルになると，コラムゲートＣＬＧのトランジスタ１０６，１０７が導通し，ビット線対／ＢＬＬ，ＢＬＬのＨ，Ｌレベルが，データバス線対ＤＢ，／ＤＢに出力される。以上でアクティブ状態が終了する。

再度プリチャージ状態ＰＲＥＣＨに遷移するに際して，選択ワード線ＷＬａがＬレベルになり，センスアンプ駆動信号ＮＳＡ，ＰＳＡがプリチャージレベルに戻りセンスアンプ回路ＳＡは非活性状態になる。そして，ビット線リセット信号ＢＲＳＬがＨレベルにされて，プリチャージ回路ＰＲＥｌが活性化されてビット線対ＢＬＬ，／ＢＬＬもプリチャージレベルになる。

次に，クロスフェイルに起因する短絡電流について説明する。プリチャージ状態では，ビット線対はプリチャージ電位に維持されている。しかし，ビット線ＢＬＲとワード線ＷＬｄとの間が短絡するクロスフェイルＣＲが形成されると，Ｌレベルのワード線ＷＬｄにより，ビット線ＢＬＲがプリチャージレベルからＬレベルに低下する。そのため，プリチャージ回路ＰＲＥｒでは，プリチャージ電源ＶＰＲ，トランジスタ１１５，ビット線ＢＬＲ，ワード線ＷＬｄの経路で短絡電流が発生する。プリチャージ回路ＰＲＥｌ側も同様である。また，センスアンプ回路ＳＡは非活性状態であるが，ビット線ＢＬＲの低下によりセンスアンプ回路ＳＡのＮＭＯＳトランジスタ１０８が導通し，プリチャージレベルに維持されているセンスアンプ駆動信号線ＮＳＡから，トランジスタ１０８，ビット線ＢＬＲ，ワード線ＷＬｄの経路で短絡電流が発生する。ビット線／ＢＬＲとワード線ＷＬｄとが短絡した場合は，上記と同様にビット線／ＢＬＲを介して短絡電流が流れる。

図３は，クロスフェイルに起因する短絡電流を防止したＤＲＡＭの回路図である。前述の特許文献１，２に記載された回路に類似する。図３の引用番号は図１の引用番号と同じである。図３の回路では，プリチャージ回路ＰＲＥｌ，ＰＲＥｒとプリチャージ電源ＶＰＲとの間に，短絡電流を遮断するＮＭＯＳトランジスタ１２５，１２８が設けられている。不良が検出されたコラムでは，各コラムに設けられた遮断制御信号配線ＣＦのＬレベルに応答して，トランジスタ１２５，１２８が非導通状態にされる。これにより，プリチャージ回路ＰＲＥからの短絡電流は抑制される。

さらに，図３の回路では，センスアンプ回路ＳＡのＮＭＯＳトランジスタ１０８，１０９とセンスアンプ駆動信号ＮＳＡとの間に，ＮＭＯＳトランジスタ１２６が設けられ，遮断制御信号配線ＣＦのＬレベルにより非導通状態にされる。また，センスアンプ回路のＰＭＯＳトランジスタ１１０，１１１とセンスアンプ駆動信号ＰＳＡとの間に，ＰＭＯＳトランジスタ１２７が設けられ，逆相の遮断制御信号配線／ＣＦのＨレベルにより非導通状態にされる。これらのトランジスタ１２６，１２７を設けることで，クロスフェイルＣＲに起因するセンスアンプ回路からの短絡電流を抑制することができる。

しかしながら，図３の短絡電流遮断のためのトランジスタ１２５，１２６，１２７，１２８は，ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが混在しているので，それらを互いに逆相の遮断制御信号ＣＦ，／ＣＦにより制御することが必要になる。つまり，コラム毎に，２本の遮断制御信号配線ＣＦ，／ＣＦを設けることが必要になり，メモリセルアレイの面積を増やしてしまう。さらに，センスアンプ回路とプリチャージ回路それぞれに短絡電流遮断用のトランジスタを設けることが必要になる。

［本実施の形態］
図４は，第１の実施の形態におけるＤＲＡＭの回路図である。図４の引用番号は図１のそれと同じである。図４のＤＲＡＭにおいて，図１と異なる構成は，センスアンプ回路ＳＡと，その両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲとの間に設けられた短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒと，プリチャージ回路ＰＲＥｌ，ＰＲＥｒとプリチャージ電源ＶＰＲとの間に設けられたプリチャージ遮断回路としてＮＭＯＳトランジスタ１２５，１２８と，各コラムに設けられ短絡電流遮断回路とプリチャージ遮断回路とを制御する１本の遮断制御信号ＣＦとである。

図４のＤＲＡＭは，センスアンプ回路ＳＡが両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲでシェアされ，プリチャージ回路ＰＲＥｌ，ＰＲＥｒは，それぞれのメモリセルアレイＭＣＡＬ，ＭＣＡＲに配置されている。そして，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒがセンスアンプ回路ＳＡからの短絡電流を抑制する。

短絡電流遮断回路ＤＩＳｌは，ビット線対ＢＬＬ，／ＢＬＬとセンスアンプ回路ＳＡとの間に設けられたＮＭＯＳトランジスタ１２９，１３０からなり，遮断制御信号ＣＦのＬレベルにより非導通状態になる。同様に，短絡電流遮断回路ＤＩＳｒは，ビット線対ＢＬＲ，／ＢＬＲとセンスアンプ回路ＳＡとの間に設けられたＮＭＯＳトランジスタ１３１，１３２からなり，同様に遮断制御信号ＣＦのＬレベルにより非導通状態になる。プリチャージ遮断回路のトランジスタ１２５，１２８も，遮断制御信号ＣＦのＬレベルにより非導通状態になる。

よって，不良が検出され冗長メモリセルアレイと置換されたコラムでは，この遮断制御信号ＣＦがＬレベルにされ，短絡電流が遮断される。一方，不良が検出されていないコラムでは，遮断制御信号ＣＦはＨレベルにされる。

これにより，ビット線ＢＬＬとワード線ＷＬｄとの間が短絡してクロスフェイルＣＲが形成されても，その不良が検出されたコラムの短絡制御信号ＣＦがＬレベルに制御されるので，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒが非導通状態になり，センスアンプ回路のセンスアンプ駆動信号ＮＳＡ，ＰＳＡからの短絡電流は遮断される。同様に，プリチャージ回路のプリチャージ電源ＶＰＲからの短絡電流もプリチャージ遮断回路のトランジスタ１２５，１２８の非導通状態により遮断される。

図４のＤＲＡＭで特徴的なことは，プリチャージ遮断回路のトランジスタ１２５，１２８と短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒのトランジスタ１２９〜１３２がすべてＮＭＯＳトランジスタであるので，１本の遮断制御信号ＣＦのＬレベルにより，これらのトランジスタをすべて非導通状態に制御することができることにある。

図５は，第２の実施の形態におけるＤＲＡＭの回路図である。このＤＲＡＭでは，センスアンプ回路ＳＡが両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲによりシェアされ，ビット線トランスファ回路ＢＴｌ，ＢＴｒにより，選択されたメモリセルアレイのビット線対がセンスアンプ回路ＳＡに接続される。そして，プリチャージ回路ＰＲＥも，ビット線トランスファ回路ＢＴｌ，ＢＴｒの間に配置され，両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲでシェアされている。

このように，クロスフェイルＣＲに起因する短絡電流の原因となるセンスアンプ回路ＳＡとプリチャージ回路ＰＲＥとが，共に両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲでシェアされている。したがって，これらセンスアンプ回路ＳＡ及びプリチャージ回路ＰＲＥと，メモリセルアレイＭＣＡＬ，ＭＣＡＲとの間に，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒが設けられ，プリチャージ回路ＰＲＥにはプリチャージ遮断回路は設けられない。そして，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒを構成するＮＭＯＳトランジスタ１２９〜１３２は，すべて１本の遮断制御信号ＣＦのＬレベルにより非導通状態にされ，クロスフェイルによる短絡電流を抑制する。

第２の実施の形態では，センスアンプ回路ＳＡ及びプリチャージ回路ＰＲＥとメモリセルアレイＭＣＡＬ，ＭＣＡＲとの間に，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒを設けることで，クロスフェイルによる短絡電流を防止する。よって，図４の第１の実施の形態よりも短絡電流を抑制するためのトランジスタの数を減らすことができる。

図６は，第３の実施の形態におけるＤＲＡＭの回路図である。このＤＲＡＭでは，センスアンプ回路ＳＡが両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲによりシェアされ，ビット線トランスファ回路ＢＴｌ，ＢＴｒにより，選択されたメモリセルアレイのビット線対がセンスアンプ回路ＳＡに接続される。しかし，プリチャージ回路ＰＲＥｌ，ＰＲＥｒは，両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲ側に設けられ，それぞれのプリチャージ回路ＰＲＥｌ，ＰＲＥｒが対応するビット線対ＢＬＬ，／ＢＬＬとＢＬＲ，／ＢＬＲをプリチャージする。したがって，プリチャージ動作がより高速化される。かかる構成は，図１の構成及び図４の第１の実施の形態と同じである。

上記の構成に対応して，図６に示した第３の実施の形態では，シェアードされたセンスアンプ回路ＳＡ及び２つのプリチャージ回路ＰＲＥｌ，ＰＲＥｒと，両側のメモリセルアレイＭＣＡＬ，ＭＣＡＲとの間に，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒを設ける。この短絡電流遮断回路は，ＮＭＯＳトランジスタ１２９〜１３２で構成され，１本の遮断制御信号ＣＦのＬレベルにより非導通状態され，短絡電流を抑制する。したがって，図４に示した第１の実施の形態と比較すると，第３の実施の形態では，プリチャージ回路ＰＲＥｌ，ＰＲＥｒにプリチャージ遮断回路用のトランジスタを設ける必要がない。

上記の第１〜第３の実施の形態において，遮断制御信号ＣＦは，不良が検出されなかったコラムではＨレベルにされ，不良が検出され冗長メモリセルアレイと置換されたコラムではＬレベルにされる。したがって，不良のないコラムでは，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒは共に導通状態に保たれ，置換対象のコラムでは，短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒは非導通状態に保たれる。

図７は，本実施の形態における遮断制御信号の構成を示す図である。本実施の形態のＤＲＡＭは，複数のメモリセルを有する通常メモリセルアレイ１０と，複数のメモリセルを有する冗長メモリセルアレイ２０とを有する。そして，通常メモリセルアレイ１０内の不良が検出されたコラムが，冗長メモリセルアレイ２０内のコラムと置換される。コラムデコーダ３０は，コラムアドレスＡｄｄをデコードして，選択されたコラムを選択するコラム選択信号ＣＬをＨレベルに駆動する。

一方，冗長判定回路４０は，冗長メモリセルアレイと置換されたコラムのアドレスを記憶し，供給されるコラムアドレスＡｄｄと記憶しているアドレスとを比較し，冗長メモリセルへの置換が必要か否かを判定する。そして，その判定結果がコラムデコーダ３０に供給され，判定結果に応じて，コラムデコーダ３０は通常メモリセルアレイ側のコラム選択信号ＣＬに代えて，冗長メモリセルアレイ側のコラム選択信号ＣＬｒを選択する。さらに，冗長判定回路４０は，記憶されたアドレスに対応するコラムの遮断制御信号ＣＦ０〜３をＬレベルにし，置換対象となったコラムの短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒやプリチャージ遮断回路のトランジスタをオフ状態に維持する。一方で，冗長判定回路４０は，冗長メモリセルアレイへの置換が行われた場合は，冗長メモリセルアレイ内の置換されるコラムの遮断制御信号ＣＦｒをＨレベルにして，そのコラムの短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒやプリチャージ遮断回路のトランジスタをオン状態に維持する。冗長メモリセルアレイへの置換が行われていない場合であっても，冗長メモリセルアレイ内の不良が検出されている場合は，クロスフェイルによる短絡電流を防止するために，冗長判定回路４０は，そのコラムへの遮断制御信号ＣＦｒをＬレベルにして短絡電流遮断回路ＤＩＳｌ，ＤＩＳｒやプリチャージ遮断回路のトランジスタをオフ状態に維持する。これにより，冗長メモリセルアレイ内でのクロスフェイルによる短絡電流を抑制することができる。

以上の通り，本実施の形態のＤＲＡＭでは，各コラムに１本の遮断制御信号配線を設けることで，クロスフェイルによる短絡電流を抑制することができる。よって，メモリセルアレイの面積を小さくすることができる。

なお，上記の実施の形態では，両側のメモリセルアレイが中央のセンスアンプをシェアする構成を例にして説明したが，本発明はそれに限定されず，センスアンプをシェアしない構成でも適用可能である。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，
複数のワード線と，前記ワード線と交差する複数のビット線対と，当該交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと，
隣接するメモリセルアレイの間に配置され，両側のメモリセルアレイの各コラムのビット線対でシェアされる複数のセンスアンプ回路と，
前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられ，選択されたメモリセルアレイのビット線対を前記センスアンプ回路に接続するビット線トランスファ回路と，
前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた電流遮断回路とを有し，
前記冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記電流遮断回路が遮断状態にされることを特徴とする半導体記憶装置。

（付記２）付記１において，
さらに，前記メモリセルアレイ内の各ビット線対に設けられ，当該ビット線対をプリチャージ電位にプリチャージするプリチャージ回路と，
前記プリチャージ回路に前記プリチャージ電位を供給するプリチャージ電源配線とビット線対との間にプリチャージ遮断回路とを有し，
前記冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記プリチャージ遮断回路が遮断状態にされることを特徴とする半導体記憶装置。

（付記３）付記１において，
さらに，前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた２つの電流遮断回路の間に，前記ビット線対をプリチャージするプリチャージ回路を有することを特徴とする半導体記憶装置。

（付記４）付記３において，
前記プリチャージ回路は，前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた２つのビット線トランスファ回路の間に設けられ，両側のビット線対でシェアされることを特徴とする半導体記憶装置。

（付記５）付記３において，
前記プリチャージ回路は，前記ビット線トランスファ回路の前記メモリセルアレイ側にそれぞれ設けられることを特徴とする半導体記憶装置。

（付記６）付記１において，
さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路を制御する１本の遮断制御信号配線を有し，
さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。

（付記７）付記２乃至５のいずれかにおいて，
さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路と前記プリチャージ遮断回路とを制御する１本の遮断制御信号配線を有し，
さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。

（付記８）通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，
複数のワード線と，前記ワード線と交差する複数のビット線対と，当該交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと，
前記メモリセルアレイの各コラムのビット線対に対応して設けられる複数のセンスアンプ回路と，
前記センスアンプ回路とそれに対応するビット線対との間にそれぞれ設けられた電流遮断回路とを有し，
冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記電流遮断回路が遮断状態にされることを特徴とする半導体記憶装置。

（付記９）付記８において，
さらに，前記メモリセルアレイ内の各ビット線対に設けられ，当該ビット線対をプリチャージ電位にプリチャージするプリチャージ回路と，
前記プリチャージ回路に前記プリチャージ電位を供給するプリチャージ電源配線とビット線対との間にプリチャージ遮断回路とを有し，
前記冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記プリチャージ遮断回路が遮断状態にされることを特徴とする半導体記憶装置。

（付記１０）付記８において，
さらに，前記電流遮断回路の前記メモリセルアレイ側と反対の前記センスアンプ回路側に，前記ビット線対をプリチャージするプリチャージ回路を有することを特徴とする半導体記憶装置。

（付記１１）付記８において，
さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路を制御する１本の遮断制御信号配線を有し，
さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。

（付記１２）付記９または１０において，
さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路と前記プリチャージ遮断回路とを制御する１本の遮断制御信号配線を有し，
さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。

一般的なＤＲＡＭの回路図である。 図１のＤＲＡＭの動作波形図である。 クロスフェイルに起因する短絡電流を防止したＤＲＡＭの回路図である。 第１の実施の形態におけるＤＲＡＭの回路図である。 第２の実施の形態におけるＤＲＡＭの回路図である。 第３の実施の形態におけるＤＲＡＭの回路図である。 本実施の形態における遮断制御信号の構成を示す図である。

符号の説明

ＭＣＡＬ，ＭＣＡＲ：メモリセルアレイ
ＳＡ：センスアンプ回路
ＰＲＥｌ，ＰＲＥｒ：プリチャージ回路
ＢＴｌ，ＢＴｒ：ビット線トランスファ回路
ＤＩＳｌ，ＤＩＳｒ：短絡電流遮断回路
１２５，１２８：プリチャージ遮断回路

Claims (10)

1. 通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，
   複数のワード線と，前記ワード線と交差する複数のビット線対と，当該交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと，
   隣接するメモリセルアレイの間に配置され，両側のメモリセルアレイの各コラムのビット線対でシェアされる複数のセンスアンプ回路と，
   前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられ，選択されたメモリセルアレイのビット線対を前記センスアンプ回路に接続するビット線トランスファ回路と，
   前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた電流遮断回路とを有し，
   前記冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記電流遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
2. 請求項１において，
   さらに，前記メモリセルアレイ内の各ビット線対に設けられ，当該ビット線対をプリチャージ電位にプリチャージするプリチャージ回路と，
   前記プリチャージ回路に前記プリチャージ電位を供給するプリチャージ電源配線とビット線対との間にプリチャージ遮断回路とを有し，
   前記冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記プリチャージ遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
3. 請求項１において，
   さらに，前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた２つの電流遮断回路の間に，前記ビット線対をプリチャージするプリチャージ回路を有することを特徴とする半導体記憶装置。
4. 請求項１において，
   さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路を制御する１本の遮断制御信号配線を有し，
   さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
   前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。
5. 請求項２乃至４のいずれかにおいて，
   さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路と前記プリチャージ遮断回路とを制御する１本の遮断制御信号配線を有し，
   さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
   前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。
6. 通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，
   複数のワード線と，前記ワード線と交差する複数のビット線対と，当該交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと，
   前記メモリセルアレイの各コラムのビット線対に対応して設けられる複数のセンスアンプ回路と，
   前記センスアンプ回路とそれに対応するビット線対との間にそれぞれ設けられた電流遮断回路とを有し，
   冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記電流遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
7. 請求項６において，
   さらに，前記メモリセルアレイ内の各ビット線対に設けられ，当該ビット線対をプリチャージ電位にプリチャージするプリチャージ回路と，
   前記プリチャージ回路に前記プリチャージ電位を供給するプリチャージ電源配線とビット線対との間にプリチャージ遮断回路とを有し，
   前記冗長メモリセルアレイと置換されるコラムにおいて，当該コラム内の前記プリチャージ遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
8. 請求項６において，
   さらに，前記電流遮断回路の前記メモリセルアレイ側と反対の前記センスアンプ回路側に，前記ビット線対をプリチャージするプリチャージ回路を有することを特徴とする半導体記憶装置。
9. 請求項６において，
   さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路を制御する１本の遮断制御信号配線を有し，
   さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
   前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。
10. 請求項７または８において，
    さらに，１つのまたは複数のビット線対毎に設けられ，前記電流遮断回路と前記プリチャージ遮断回路とを制御する１本の遮断制御信号配線を有し，
    さらに，アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し，
    前記冗長判定回路が一致を検出したときに，対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。

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