JPH03209690A - データ線プリチヤージレベル接続回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明にデータ線プリチャージレベルを内部で発生し
、かつ、不良となったデータ線を予備のデータ線に置き
換える手段を備えた半導体記憶装置の、データ線とデー
タ線プリチャージレベルとの接続回路に関するものであ
る。

〔従来の技術〕

あらかじめ決められた待機時電位（プリチャージレベル
）に設定されたデータ線とデータ線とを備え、それに接
続されるメモリセル、（例えば１個のトランジスタと１
個のコンデンサで構成されるダイナミック形、あるいは
複数個のトランジスタよりなるラッチであるスタティッ
ク形）の電位を検出し、互いの電位を比較増巾すること
によって該当メモリセルの“０“”Ｌ＃を随時に読み、
書きできる半導体記憶装置において、高集積化に伴うメ
モリセル数の増力口による製造上の欠陥により、完全切
作品の歩留り数が減少するという問題がある。

例えば、メモリセル数が約百万のＩＭ（１メガ）の容量
の製品を考えた場合、たった１個のメモリセルが欠陥に
より不完全であったために、残りの９９９，９９９個の
メモリセルが完全であってもそのチップは不良としてい
たのでは、製造上の効率、いわゆる歩留りが低く採算性
が非常に悪くなってしまう。

そのため現在の半導体記憶装置では、予備のメモリセル
や、予備のワード線、データ線の選択手段（デコーダ）
ｋｉｌｌえており、不良の１内所を置換する様に工夫さ
れている（いわゆる冗長回路）。その方法としては、レ
ーザー光ｔ１！！用するレーザトリマ装置によりヒユー
ズを切断する方法や、ヒユーズに外から１圧ｔ４え大を
流を流丁ことによりヒユーズを清新させる１気ヒユ一ズ
方式があつｔｏ ここではレーザトリマ装置によってヒユーズ金し−ザ尤
で切断するレーザトリマ方式（以下ＬＴ方式と呼ぶ）に
より以下の説明を行う。

第２図に従来のり°イカミック形メモリによる冗長回路
を備えたデータ線プリチャージレベル接続回路Ｃコラム
（Ｃｏユｕｍｎ　ｌデコーダ）の回路図である。

図において、：１１はロウデコーダ、２１はメモリセル
、３；はデータ線、４１はデータ線、６１はセンスアン
プ、６１μコラムデコーダ、（７）はヒユーズである。

もし、このデータ線３１１４１に接続さａ、ｔメモリセ
ル２１の中に完全に前作しないものが含まれていた場片
、図中のヒユーズｊ７１　ｆ　Ｌ　Ｔ　％直でカットす
ることにより、このデータ線３１１４１の選択が行なわ
れない様にするものである。

また、代わりに選択される予備デコーダは。

不良があったアドレスが選択された時だけ活性化される
ようにロジック構成をしてｔｉｔき、やはり、ＬＴｉ置
でそのアドレスをプログラミングし１便用するのが一般
的であるが、本発明では関係がないので詳細説明は省略
する。

図中のＶＢＬと薔かれた信号が、データ線３１　ｎｌの
プリチャージレベルの配線であり、ψＥＱの信号により
データ線と接続され、その電位を伝達するものである。

この例では＋ＶＣＣ（１１源電圧）にプリチャージされ
、ｐチャネル、ｐチャネル両刀のセンスアンプ５１を’
ＪえたＤ−ＲＡＭの例で説明する。

第４図に示す波形図で示すように、まずワード線（ＷＴ
）が選択されメモリセルのトランジスタのゲートが高電
位になり、（例えばＶｃｃと同じ５ｖまで）セル容量に
蓄えられていたＨ又にＬレベルがデータ線のプリチャー
ジレベルであった＋ＶＣＣレベルに影響を与え、わずか
にそのレベルをｇ、助させる。

次に、センスアンプ、５）の活性化侶号が駆幼され、レ
ベル霊前が１巾され、低いレベルはｎチャネルセンスア
ンプにより完全なＯｖレベル箇で高いレベルはｐチャネ
ルセンスアンプにより完全なＶＣＣレベルにされる。こ
の前作の間にコラムデコーダ′Ｉ６１により１対のデー
タ線３）、データ線１４）が選択され、この該当メモリ
セル、２１の電位を、以降の増巾を経て外郭に伝えるた
めに工／○線に伝える。

〔発明が解決しようとする課題〕

従来、半導体記憶装置において、欠陥があった為に１組
めるいＬ／ｉ腹数組のデコーダ同第を置換したにもかか
わらず、欠陥の内容によっては予備のメモリセルやデコ
ーダ回路２便用しても完全な良品とすることに至らない
ことがめる〇例えば欠陥によって、ワード１ｉ（ＷＬ）
とデータ線が電気力にショート奮起こしていたような場
合、待機時のワード線レベルは常にＯｖである為、デー
タ線のブリチャージレベルケへたらせてしまい、所定の
レベルを維持できなくなり、マージン不良音引き起こす
という問題点がめった。この動作を第５図の回路図およ
び第６図の波形図によって説明する。

第５図のようｖｃ　ｎ迫上の欠陥でワード線とデータＳ
がショートを起こした場合、第５図に示すように待機時
が長くなるような動作タイミングでメモリを使用した場
合、プリチャージレベルＶＢＬは徐々に下がり、メモリ
セルかＨのときＶＣ、データ線がまだＨＶｃなりきらな
い内に工１０線に伝達され、以降の増巾時にエラーを起
こす要因となった。待に従来のＶＢＬ接続方法では欠陥
に無関係にデータ線とＶＢＬを接続するので。

このＶＢｌ、のへたりを防ぐ事はできないという問題点
があった。

この発明に上記のような問題点を解決するためになｚｎ
たもので、欠陥により前作しないデータ線をヒューズヲ
柚断してもＶＢＬがへたることのないデータ融プリチャ
ージレベル接続回路金得ること全目的とする◎ 〔課題を解決するための手段および作用〕この発明に係
るデータ線プリチャージレベル回路Ｉ／ｉ、デコーダと
して不良が認められ置換を受けた時は、簡単なａシック
の付加によりＶＢＬとデータ線とを電気的に切り離すよ
うにしたものである。

〔夫粍例〕

以下、この発明の一実施例を図について説明する。

第１図にこの発明の一実施例を示すダイナミック形メモ
リによる冗長回路を博え虎データ線選択１０１絡の回路
図である。なお、図中符号に前記従来のものと同一につ
！説明は省略する。

この例のコラムデコーダ１６）は１つのセットで４組の
データ線対・３１１４１１選択するため、ｌケ所のヒユ
ーズ１フ）により４組のデータ線対會、４断することも
できる。

ｋニー　−Ｌ　−Ｘ　＋７１が１７Ｉｆ！ｆＴされ、こ
のコラムデコーダ６）の使用を不可ｄヒにした際には、
ノードｌがｐチャネルトランジスタで待機時に充電され
るパスを断之れる為、データ線プリチャージを命令する
信号ΦＺＱが活性化されても、ノードｌと１）ｇＱとの
ＡＮＤ回路であるノード２がＨレベルＬ／Ｃなることが
なく、−１ 哄、データ線がＶＢＬと接続きれることｔｆｉ匙らな二
い。

第６図にそのタイミング波形図を示す。

〔発明の効果〕

以上の儂にこの発明によれば、何らかの欠陥により創作
しないデータ線を含むデコーダをヒューズテ４Ｗｆｒシ
てロジック的１ｃｖＢｒ、がデータ線と接続されること
がなくなるようＶＣ構成したので、いかなる欠陥に２い
ても、ＶＪ、がへたる事による不良の発生を防ぐことが
でき、また内部ノードｌｉ初期状態時必らず０ｖｌＣす
るために電源投入時に発生するワンショットパルスであ
るＦＯＲ信号でのリセットが可能となるなどの効果があ
る。

４、図１の＋ｉ１ｇ囃な説明 第１図に本発明の一実施例であるデータ、線プリチャー
ジレベル接続回路の回路図、第２図は第１図における回
路の動作タイミング波形図。

第３図に従来のデータ線プリチャージレベル接続回路の
ｌ１ｍＩＪ路図、第４図ｒｉ第８図における回路の動作
タイミング波形図、第５図に欠陥の一例を表わす回路図
、第６図は第５図による欠陥による誤動作時のタイミン
グ波形図である。

図において、＋ｌ＋！’ｆロウデコーダ、２１ｒｉメモ
リセル、３１ハデータ線、ｌｔｌ　ＬＩｉデータ線１．
ｌｔｌはセンスアンプ、１６１はコラムデコーダ、＋７
１１’ｊヒユーズを示す。

なお、図中、同一符号に同一　＝１爬は相当部分を示す
。

Claims (1)

【特許請求の範囲】
1. 不良であるメモリセルを予備のメモリセルと置き換える
   手段を備えた半導体記憶装置において、メモリセルから
   の電位を伝えるデータ線の待機時におけるレベルを与え
   る手段で、置き換えられたデータ線を待機時レベル信号
   と電気的に切り離す論理を備えた事を特徴とするデータ
   線プリチャージレベル接続回路。