KR101696702B1 - 정적 랜덤 액세스 메모리 및 그 구동 방법 - Google Patents

정적 랜덤 액세스 메모리 및 그 구동 방법 Download PDF

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Abstract

본 발명은 정적 랜덤 액세스 메모리 및 그 구동 방법에 관한 것이다. 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리는 서로 간에 교차 결합된 두 인버터들; 상기 인버터들 중 적어도 하나의 전원단에 구비되어 전원을 연결 또는 차단하는 파워 게이팅부; 및 상기 인버터들 중 적어도 하나의 출력 노드와 비트 라인 사이에 구비된 비트 라인 액세스부;를 포함할 수 있다.

Description

정적 랜덤 액세스 메모리 및 그 구동 방법{STATIC RANDOM ACCESS MEMORY AND METHOD FOR OPERATING THE SAME}
본 발명은 정적 랜덤 액세스 메모리 및 그 구동 방법에 관한 것이다.
정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM)은 두 개의 인버터들이 상호 교차 결합되어 구성되며, 각 인버터의 출력 노드에 '0' 또는 '1'의 데이터를 저장한다. 기본적으로 SRAM의 단위 비트 셀은 2 개의 교차 결합된 인버터들을 구성하는 4 개의 트랜지스터들과, 각 인버터의 출력 노드와 비트 라인을 연결하는 2 개의 패스 게이트 트랜지스터들을 포함하여 총 6 개의 트랜지스터들(6T)로 구성된다.
그러나, 이와 같은 종래의 6T SRAM은 비트 셀로부터 데이터를 읽는 과정에서 해당 비트 셀에 저장된 데이터가 변경되는 오동작(즉, 데이터 플립)과 비트 셀에 데이터를 쓰는 과정에서 해당 비트 셀에 원하는 데이터가 기록되지 않는 오동작(즉, 쓰기 실패)이 발생할 수 있다. 또한, 특정 비트 셀에 데이터를 기록할 때 해당 비트 셀이 위치하는 행(row) 내 다른 비트 셀들(row half-selected cells)에 저장된 데이터가 변경되는 오동작이 발생할 가능성이 있으며, 특정 비트 셀에 저장된 데이터를 읽어들일 때 행 내 다른 비트 셀들에서 불필요한 비트 라인 방전이 일어나 전력 낭비가 발생하는 문제가 있다.
본 발명의 실시예는 데이터를 읽고 쓰는 과정에서 발생할 수 있는 오동작, 즉 데이터 플립 및 쓰기 실패를 방지하여 높은 리드 스태빌리티(read stability) 및 롸이트 어빌리티(write ability)를 확보할 수 있는 정적 랜덤 액세스 메모리 및 그 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 데이터를 읽어 들일 때 해당 비트 셀이 위치하는 행 내 다른 비트 셀들에서 불필요한 비트 라인 방전을 방지할 수 있는 정적 랜덤 액세스 메모리 및 그 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 데이터 기록 시 해당 비트 셀이 위치하는 행 내 다른 비트 셀들에서 저장된 데이터가 변경되는 문제를 해결할 수 있는 정적 랜덤 액세스 메모리 및 그 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리는 서로 간에 교차 결합된 두 인버터들; 상기 인버터들 중 적어도 하나의 전원단에 구비되어 전원을 연결 또는 차단하는 파워 게이팅부; 및 상기 인버터들 중 적어도 하나의 출력 노드와 비트 라인 사이에 구비된 비트 라인 액세스부;를 포함할 수 있다.
상기 인버터들은: 전원 입력단과 전원 출력단 사이에 연결된 제 1 풀-업 트랜지스터 및 제 1 풀-다운 트랜지스터를 포함하는 제 1 인버터; 및 상기 전원 입력단과 상기 전원 출력단 사이에 연결된 제 2 풀-업 트랜지스터 및 제 2 풀-다운 트랜지스터를 포함하는 제 2 인버터;를 포함할 수 있다.
상기 파워 게이팅부는: 상기 전원 입력단과 상기 제 1 풀-업 트랜지스터 사이에 연결된 제 1 파워 게이팅 트랜지스터; 및 상기 전원 출력단과 상기 제 1 풀-다운 트랜지스터 사이에 연결된 제 2 파워 게이팅 트랜지스터;를 포함할 수 있다.
상기 제 1 및 제 2 파워 게이팅 트랜지스터는 각각 PMOS 및 NMOS 트랜지스터일 수 있다.
상기 파워 게이팅부는: 상기 제 1 인버터의 출력 노드에 저장된 데이터를 유지하거나 읽어들일 때, 상기 제 1 인버터에 대한 전원을 연결하고, 그리고 상기 제 1 인버터의 출력 노드에 데이터를 기록할 때, 상기 제 1 인버터에 대한 전원을 차단할 수 있다.
상기 비트 라인 액세스부는: 상기 제 1 인버터의 출력 노드와 상기 비트 라인 사이에 직렬로 연결된 제 1 및 제 2 액세스 트랜지스터를 포함할 수 있다.
상기 제 1 액세스 트랜지스터를 제어하기 위한 제 1 제어 신호를 공급하는 제 1 제어 신호 라인은 메모리 셀 어레이에서 컬럼(column) 방향의 셀들이 공유하고, 그리고 상기 제 2 액세스 트랜지스터를 제어하기 위한 제 2 제어 신호를 공급하는 제 2 제어 신호 라인은 상기 메모리 셀 어레이에서 로우(row) 방향의 셀들이 공유할 수 있다.
상기 정적 랜덤 액세스 메모리는 상기 제 1 액세스 트랜지스터와 상기 제 2 액세스 트랜지스터 사이의 노드에 드레인 또는 컬렉터가 연결되고, 상기 제 1 인버터의 출력 노드에 게이트 또는 베이스가 연결되고, 제 3 제어 신호를 공급하는 제 3 제어 신호 라인에 소스 또는 이미터가 연결되는 리드 트랜지스터를 더 포함할 수 있다.
상기 제 3 제어 신호 라인은 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유할 수 있다.
상기 제 1 및 제 2 액세스 트랜지스터와 상기 리드 트랜지스터는 NMOS 트랜지스터이고, 상기 제 1 인버터의 출력 노드에 저장된 데이터를 유지할 때, 상기 제 1 및 제 2 제어 신호 라인은 논리 레벨 '0'의 제 1 및 제 2 제어 신호를 공급하고, 상기 제 3 제어 신호 라인은 논리 레벨 '1'의 제 3 제어 신호를 공급하며, 상기 제 1 인버터의 출력 노드에 저장된 데이터를 읽어들일 때, 상기 제 1 및 제 3 제어 신호 라인은 논리 레벨 '0'의 제 1 및 제 3 제어 신호를 공급하고, 상기 제 2 제어 신호 라인은 논리 레벨 '1'의 제 2 제어 신호를 공급하며, 그리고 상기 제 1 인버터의 출력 노드에 데이터를 기록할 때, 상기 제 1 내지 제 3 제어 신호 라인은 논리 레벨 '1'의 제 1 내지 제 3 제어 신호를 공급할 수 있다.
상기 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위는 상기 제 3 제어 신호의 논리 레벨 '1'에 해당하는 전위보다 높을 수 있다.
본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리는 전원 입력단과 전원 출력단 사이에 연결된 제 1 풀-업 트랜지스터 및 제 1 풀-다운 트랜지스터를 포함하는 제 1 인버터; 상기 전원 입력단과 상기 전원 출력단 사이에 연결된 제 2 풀-업 트랜지스터 및 제 2 풀-다운 트랜지스터를 포함하며, 상기 제 1 인버터와 교차 결합된 제 2 인버터; 상기 전원 입력단과 상기 제 1 풀-업 트랜지스터 사이에 연결된 제 1 파워 게이팅 트랜지스터; 상기 전원 출력단과 상기 제 1 풀-다운 트랜지스터 사이에 연결된 제 2 파워 게이팅 트랜지스터; 상기 제 1 인버터의 출력 노드와 비트 라인 사이에 직렬로 연결되며, 제 1 제어 신호를 공급하는 제 1 제어 신호 라인 및 제 2 제어 신호를 공급하는 제 2 제어 신호 라인에 각각 게이트가 연결되는 제 1 및 제 2 액세스 트랜지스터; 및 상기 제 1 액세스 트랜지스터와 상기 제 2 액세스 트랜지스터 사이의 노드에 드레인이 연결되고, 상기 제 1 인버터의 출력 노드에 게이트가 연결되고, 제 3 제어 신호를 공급하는 제 3 제어 신호 라인에 소스가 연결되는 리드 트랜지스터;를 포함할 수 있다.
상기 제 1 및 제 2 파워 게이팅 트랜지스터는 각각 PMOS 및 NMOS 트랜지스터일 수 있다.
상기 제 1 제어 신호 라인은 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유하고, 그리고 상기 제 2 제어 신호 라인은 상기 메모리 셀 어레이에서 로우 방향의 셀들이 공유할 수 있다.
상기 제 3 제어 신호 라인은 상기 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유할 수 있다.
본 발명의 실시예에 따른 정적 랜덤 액세스 메모리를 구동하는 방법은 제 1 인버터의 출력 노드에 저장된 데이터를 유지할 때, 제 1 및 제 2 파워 게이팅 트랜지스터를 턴 온하는 단계; 상기 제 1 인버터의 출력 노드에 저장된 데이터를 읽어들일 때, 상기 제 1 및 제 2 파워 게이팅 트랜지스터를 턴 온하는 단계; 및 상기 제 1 인버터의 출력 노드에 데이터를 기록할 때, 상기 제 1 및 제 2 파워 게이팅 트랜지스터를 턴 오프하는 단계;를 포함할 수 있다.
상기 제 1 및 제 2 액세스 트랜지스터와 상기 리드 트랜지스터는 NMOS 트랜지스터이고, 상기 정적 랜덤 액세스 메모리 구동 방법은: 상기 데이터를 유지할 때, 제 1 및 제 2 제어 신호 라인을 통해 논리 레벨 '0'의 제 1 및 제 2 제어 신호를 공급하고, 제 3 제어 신호 라인을 통해 논리 레벨 '1'의 제 3 제어 신호를 공급하는 단계; 상기 데이터를 읽어들일 때, 상기 제 1 및 제 3 제어 신호 라인을 통해 논리 레벨 '0'의 제 1 및 제 3 제어 신호를 공급하고, 상기 제 2 제어 신호 라인을 통해 논리 레벨 '1'의 제 2 제어 신호를 공급하는 단계; 및 상기 데이터를 기록할 때, 상기 제 1 내지 제 3 제어 신호 라인을 통해 논리 레벨 '1'의 제 1 내지 제 3 제어 신호를 공급하는 단계;를 더 포함할 수 있다.
상기 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위는 상기 제 3 제어 신호의 논리 레벨 '1'에 해당하는 전위보다 높을 수 있다.
본 발명의 실시예에 따르면, 데이터를 읽고 쓰는 과정에서 데이터 플립 및 쓰기 실패를 방지하여 정적 랜덤 액세스 메모리의 리드 스태빌리티 및 롸이트 어빌리티를 향상시킬 수 있다.
본 발명의 실시예에 따르면, 데이터를 읽어 들일 때 해당 비트 셀이 위치하는 행 내 다른 비트 셀들에서 불필요한 비트 라인 방전을 막아 전력소모를 줄일 수 있다.
본 발명의 실시예에 따르면, 데이터 기록 시 해당 비트 셀이 위치하는 행 내 다른 비트 셀들에서 저장된 데이터가 변경되는 문제를 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리의 예시적인 회로도이다.
도 2는 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리의 데이터 유지 동작을 설명하기 위한 예시적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리의 데이터 읽기 동작을 설명하기 위한 예시적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리가 제 1 인버터의 출력 노드로부터 데이터를 읽어 올 때 제 1 및 제 2 인버터의 출력 노드들 및 비트 라인의 시간에 따른 전압을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리의 데이터 기록 동작을 설명하기 위한 예시적인 회로도이다.
도 6은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리가 제 1 인버터의 출력 노드에 데이터 '0'을 기록할 때 제 1 및 제 2 인버터의 출력 노드들의 시간에 따른 전압을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리의 데이터 기록 동작을 설명하기 위한 메모리 셀 어레이의 회로도이다.
도 8은 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위로 VDD를 인가한 경우 제 1 및 제 2 인버터의 출력 노드들의 시간에 따른 전압을 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따라 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위로 VDD보다 높은 전압을 인가한 경우 제 1 및 제 2 인버터의 출력 노드들의 시간에 따른 전압을 나타내는 그래프이다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(10)의 예시적인 회로도이다.
도 1에 도시된 바와 같이, 상기 정적 랜덤 액세스 메모리(10)는 서로 간에 교차 결합된 두 인버터들, 즉 제 1 인버터(11) 및 제 2 인버터(12)를 포함한다.
상기 제 1 인버터(11)는 전원 입력단과 전원 출력단 사이에 연결된 제 1 풀-업 트랜지스터(PU1) 및 제 1 풀-다운 트랜지스터(PD1)를 포함할 수 있다. 상기 제 2 인버터(12)는 상기 전원 입력단과 상기 전원 출력단 사이에 연결된 제 2 풀-업 트랜지스터(PU2) 및 제 2 풀-다운 트랜지스터(PD2)를 포함할 수 있다.
본 명세서에서 상기 전원 입력단은 인버터(11, 12)를 구성하는 트랜지스터들(PU1, PU2, PD1, PD2)에 구동 전원을 공급하는 전원단들 중에서 전위가 높은 단자(예컨대, 도 1에서 VDD)이며, 상기 전원 출력단은 상기 전원단들 중에서 전위가 낮은 단자(예컨대, 도 1에서 GND)이다.
본 발명의 실시예에 따르면, 상기 정적 랜덤 액세스 메모리(10)는 상기 인버터들(11, 12) 중 적어도 하나의 전원단에 구비되어 전원을 연결 또는 차단하는 파워 게이팅부(13)를 포함할 수 있다.
상기 파워 게이팅부(13)는 상기 인버터들(11, 12) 중 어느 하나 또는 둘 모두에 대한 전원 공급을 제어하는 것으로, 도 1에 도시된 바와 같이 상기 전원 입력단(VDD)과 상기 제 1 풀-업 트랜지스터(PU1) 사이에 연결된 제 1 파워 게이팅 트랜지스터(PG1), 및 상기 전원 출력단(GND)과 상기 제 1 풀-다운 트랜지스터(PD1) 사이에 연결된 제 2 파워 게이팅 트랜지스터(PG2)를 포함할 수 있다.
즉, 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)는 각각 상기 제 1 풀-업 트랜지스터(PU1) 및 상기 제 1 풀-다운 트랜지스터(PD1)와 직렬로 연결되어 제 1 인버터(11), 보다 구체적으로 상기 제 1 인버터(11)의 출력 노드(QB)에 대한 전원 공급 경로를 연결 또는 차단할 수 있다.
도 1에 도시된 바와 같이, 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)는 각각 PMOS 및 NMOS 트랜지스터일 수 있다.
NMOS 트랜지스터는 드레인 전압 VDD를 완전히 통과시키지 못하고 임계 전압 Vth만큼 감소시켜 통과시키므로, 상기 제 1 풀-업 트랜지스터(PU1)와 직렬로 연결되는 상기 제 1 파워 게이팅 트랜지스터(PG1)는 PMOS 트랜지스터가 바람직하다. 그러나, 상기 제 2 파워 게이팅 트랜지스터(PG2)로 PMOS 트랜지스터를 사용한다면, 상기 제 2 파워 게이팅 트랜지스터(PG2)를 턴 온시키기 위해 소스 전압인 0보다 낮은 전압을 게이트에 인가하여야 하므로, 상기 제 2 파워 게이팅 트랜지스터(PG2)는 NMOS 트랜지스터가 바람직하다.
또한, 본 발명의 실시예에 따르면, 상기 정적 랜덤 액세스 메모리(10)는 상기 인버터들(11, 12) 중 적어도 하나의 출력 노드(Q, QB)와 비트 라인(BL) 사이에 구비된 비트 라인 액세스부(14)를 포함할 수 있다.
도 1에 도시된 바와 같이, 상기 비트 라인 액세스부(14)는 상기 제 1 인버터(11)의 출력 노드(QB)와 상기 비트 라인(BL) 사이에 직렬로 연결된 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)를 포함할 수 있다. 즉, 본 발명의 실시예에 따르면, 상기 제 1 인버터(11)의 출력 노드(QB)와 상기 비트 라인(BL)을 연결하는 경로에는 두 개의 트랜지스터들(AC1, AC2)이 직렬로 연결되어 있을 수 있다.
나아가, 본 발명의 일 실시예에 따르면, 상기 제 1 액세스 트랜지스터(AC1)를 제어하기 위한 제 1 제어 신호를 공급하는 제 1 제어 신호 라인(WLA)은 메모리 셀 어레이에서 컬럼(column) 방향의 셀들이 공유하고, 상기 제 2 액세스 트랜지스터(AC2)를 제어하기 위한 제 2 제어 신호를 공급하는 제 2 제어 신호 라인(WLB)은 메모리 셀 어레이에서 로우(row) 방향의 셀들이 공유할 수 있다.
다시 말해, 상기 제 1 인버터(11)의 출력 노드(QB)와 상기 비트 라인(BL) 사이에 구비되는 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)는 게이트에 연결되는 제어 신호 라인들(WLA, WLB)이 각기 다른 방향으로 연장되어 메모리 셀 어레이 내 다른 방향의 셀들과 공유된다.
또한, 본 발명의 실시예에 따르면, 상기 정적 랜덤 액세스 메모리(10)는 출력 노드(QB)에 저장된 데이터를 읽기 위해 사용되는 리드 트랜지스터(MRD)를 더 포함할 수 있다.
도 1에 도시된 바와 같이, 상기 리드 트랜지스터(MRD)는 상기 제 1 액세스 트랜지스터(AC1)와 상기 제 2 액세스 트랜지스터(AC2) 사이의 노드(VX)에 드레인 또는 컬렉터가 연결되고, 상기 제 1 인버터(11)의 출력 노드(QB)에 게이트 또는 베이스가 연결되고, 제 3 제어 신호를 공급하는 제 3 제어 신호 라인(VVSS)에 소스 또는 이미터가 연결되도록 구성될 수 있다.
이 실시예에 따르면, 상기 제 3 제어 신호 라인(VVSS)은 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유할 수 있다.
전술한 본 발명의 실시예에 따른 정적 랜덤 액세스 메모리(10)의 구조를 기초로 상기 정적 랜덤 액세스 메모리(10)의 구체적인 동작, 즉 데이터 유지(hold), 읽기(read) 및 쓰기(write)를 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(10)의 데이터 유지 동작을 설명하기 위한 예시적인 회로도이다.
도 2에 도시된 바와 같이, 상기 정적 랜덤 액세스 메모리(10)는 제 1 인버터(11)의 출력 노드(QB)에 저장된 데이터를 유지할 때, 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)를 턴 온할 수 있다. 그리고, 데이터 유지 시, 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)는 턴 오프되고, 리드 트랜지스터(MRD)의 소스 또는 이미터에는 논리 레벨 '1'에 해당하는 전위가 인가될 수 있다.
이와 같이 트랜지스터들을 턴 온 또는 턴 오프시켜 데이터를 유지시키기 위해, 제 1 및 제 2 파워 게이팅 제어 신호 라인(WLC, WLD)을 통해 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)의 게이트에 각각 논리 레벨 '0' 및 '1'의 제어 신호가 공급될 수 있다. 또한, 상기 제 1 및 제 2 제어 신호 라인(WLA, WLB)을 통해 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)의 게이트에 논리 레벨 '0'의 제 1 및 제 2 제어 신호가 공급되고, 상기 제 3 제어 신호 라인(VVSS)을 통해 상기 리드 트랜지스터(MRD)의 소스 또는 이미터에 논리 레벨 '1'의 제 3 제어 신호가 공급될 수 있다. 이 때, 상기 비트 라인(BL)은 논리 레벨 '1'에 해당하는 전위로 사전-충전(pre-charge)되어 데이터 읽기 및 쓰기 동작에 대비할 수 있다.
상기 출력 노드(QB)에 저장된 데이터를 유지하기 위해서는 상기 제 1 풀-업 트랜지스터(PU1) 및 상기 제 1 풀-다운 트랜지스터(PD1)를 통해 상기 출력 노드(QB)에 지속적으로 전원을 공급해 주어야 하므로, 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)는 턴 온된다. 그리고, 상기 출력 노드(QB)를 상기 비트 라인(BL)으로부터 고립시키기 위해 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)와 상기 리드 트랜지스터(MRD)는 모두 턴 오프된다.
도 3은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(10)의 데이터 읽기 동작을 설명하기 위한 예시적인 회로도이다.
도 3에 도시된 바와 같이, 상기 정적 랜덤 액세스 메모리(10)는 제 1 인버터(11)의 출력 노드(QB)에 저장된 데이터를 읽어들일 때, 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)를 턴 온할 수 있다. 그리고, 데이터 독출 시, 상기 제 1 액세스 트랜지스터(AC1)는 턴 오프되고, 상기 제 2 액세스 트랜지스터(AC2)는 턴 온되고, 상기 리드 트랜지스터(MRD)의 소스 또는 이미터에는 논리 레벨 '0'에 해당하는 전위가 인가될 수 있다.
이와 같이 트랜지스터들을 턴 온 또는 턴 오프시켜 데이터를 읽어들이기 위해, 상기 제 1 및 제 2 파워 게이팅 제어 신호 라인(WLC, WLD)을 통해 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)의 게이트에 각각 논리 레벨 '0' 및 '1'의 제어 신호가 공급될 수 있다. 또한, 상기 제 1 및 제 3 제어 신호 라인(WLA, VVSS)을 통해 상기 제 1 액세스 트랜지스터(AC1)의 게이트 및 상기 리드 트랜지스터(MRD)의 소스 또는 이미터에 논리 레벨 '0'의 제 1 및 제 3 제어 신호가 공급되고, 상기 제 2 제어 신호 라인(WLB)을 통해 상기 제 2 액세스 트랜지스터(AC2)의 게이트에 논리 레벨 '1'의 제 2 제어 신호가 공급될 수 있다. 이 때, 상기 비트 라인(BL)은 논리 레벨 '1'에 해당하는 전위를 갖되 상기 출력 노드(QB)의 전위로 변경될 수 있도록 플로팅될 수 있다.
데이터 유지 시와 마찬가지로, 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)는 상기 출력 노드(QB)에 전원을 공급하기 위해 턴 온 상태를 유지하며, 상기 출력 노드(QB)와 상기 비트 라인(BL)이 분리된 상태로 상기 출력 노드(QB)에 저장되어 있는 데이터를 상기 비트 라인(BL)을 통해 읽어들이기 위해 상기 제 2 액세스 트랜지스터(AC2) 및 상기 리드 트랜지스터(MRD)가 도통되고 상기 제 1 액세스 트랜지스터(AC1)는 턴 오프된다.
만약 상기 출력 노드(QB)의 전위가 논리 레벨 '1'에 해당하는 경우, NMOS 트랜지스터인 상기 리드 트랜지스터(MRD)는 턴 온되어 상기 제 2 액세스 트랜지스터(AC2) 및 상기 리드 트랜지스터(MRD)를 통해 상기 비트 라인(BL)이 0 V로 방전된다. 그리고, 상기 비트 라인(BL)에 연결된 감지 증폭기를 통해 상기 비트 라인(BL)의 전위가 감지되어 상기 출력 노드(QB)에 저장된 데이터가 독출될 수 있다.
반대로, 상기 출력 노드(QB)의 전위가 논리 레벨 '0'에 해당하는 경우, 상기 리드 트랜지스터(MRD)는 턴 오프되므로 상기 비트 라인(BL)은 방전 없이 논리 레벨 '1'에 해당하는 전위로 유지될 수 있다.
이와 같이 본 발명의 실시예에 따른 정적 랜덤 액세스 메모리(10)는 데이터 독출 시 데이터가 저장된 출력 노드(QB)와 비트 라인(BL)이 서로 분리된 채 비트 라인(BL)이 방전되거나 전위 유지되므로, 데이터 플립이 방지되어 리드 스태빌리티가 향상될 수 있다.
나아가, 상기 제 3 제어 신호 라인(VVSS)이 컬럼 방향의 셀들에 의해 공유되므로, 데이터가 독출되는 해당 비트 셀이 위치하는 행 내 다른 비트 셀들(row half-selected cells)의 제 3 제어 신호 라인(VVSS)의 전위가 논리 레벨 '1'에 대응하도록 제어한다면, 상기 행 내 다른 비트 셀들의 비트 라인(BL)은 방전이 일어나지 않아 데이터가 독출되는 해당 비트 셀을 제외한 나머지 셀들에서 불필요한 전력소모를 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(10)가 제 1 인버터(11)의 출력 노드(QB)로부터 데이터를 읽어 올 때 제 1 및 제 2 인버터(11, 12)의 출력 노드들(QB, Q) 및 비트 라인(BL)의 시간에 따른 전압을 나타내는 그래프이다.
도 4를 참조하면, 상기 제 1 및 제 2 인버터(11, 12)의 출력 노드들(QB, Q)이 각각 논리 레벨 '0' 및 '1'에 해당하는 전위를 갖는 경우, 상기 비트 라인(BL)은 논리 레벨 '1'에 해당하는 전위로부터 '0'에 해당하는 전위로 점차 방전된다.
도 5는 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(10)의 데이터 기록 동작을 설명하기 위한 예시적인 회로도이다.
도 5에 도시된 바와 같이, 상기 정적 랜덤 액세스 메모리(10)는 제 1 인버터(11)의 출력 노드(QB)에 데이터를 기록할 때, 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)를 턴 오프할 수 있다. 그리고, 데이터 기록 시, 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)는 턴 온되고, 상기 리드 트랜지스터(MRD)의 소스 또는 이미터에는 논리 레벨 '1'에 해당하는 전위가 인가될 수 있다.
이와 같이 트랜지스터들을 턴 온 또는 턴 오프시켜 데이터를 기록하기 위해, 상기 제 1 및 제 2 파워 게이팅 제어 신호 라인(WLC, WLD)을 통해 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)의 게이트에 각각 논리 레벨 '1' 및 '0'의 제어 신호가 공급될 수 있다. 또한, 상기 제 1 및 제 2 제어 신호 라인(WLA, WLB)을 통해 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)의 게이트에 논리 레벨 '1'의 제 1 및 제 2 제어 신호가 공급되고, 상기 제 3 제어 신호 라인(VVSS)을 통해 상기 리드 트랜지스터(MRD)의 소스 또는 이미터에 논리 레벨 '1'의 제 3 제어 신호가 공급될 수 있다. 이 때, 상기 비트 라인(BL)은 상기 출력 노드(QB)에 기록할 데이터에 대응하는 전위를 가질 수 있다.
이와 같이 데이터 기록 시, 상기 제 1 및 제 2 파워 게이팅 트랜지스터(PG1, PG2)가 턴 오프되고 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)가 턴 온됨으로써, 오직 상기 비트 라인(BL)만이 상기 출력 노드(QB)의 전위에 영향을 미칠 수 있고 상기 전원 입력단(VDD) 및 상기 전원 출력단(GND)은 상기 출력 노드(QB)의 전위 형성에 관여하지 않게 된다. 그 결과, 데이터 기록 시 비트 셀에 원하는 데이터와 다른 데이터가 저장되는 쓰기 실패가 방지되어 롸이트 어빌리티가 향상될 수 있다.
또한, 데이터 기록 시 상기 리드 트랜지스터(MRD)의 소스 또는 이미터에 논리 레벨 '1'에 해당하는 전위가 인가되므로 상기 리드 트랜지스터(MRD)를 통한 상기 비트 라인(BL)의 방전이 일어나지 않아 데이터가 기록되는 해당 비트 셀에서의 불필요한 전력 소모가 방지된다.
도 6은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(10)가 제 1 인버터(11)의 출력 노드(QB)에 데이터 '0'을 기록할 때 제 1 및 제 2 인버터(11, 12)의 출력 노드들(QB, Q)의 시간에 따른 전압을 나타내는 그래프이다.
도 6을 참조하면, 상기 제 1 인버터(11)의 출력 노드(QB)에 논리 레벨 '0'에 해당하는 데이터가 기록되는 경우, 상기 출력 노드들(QB, Q)의 전위가 각각 논리 레벨 '0' 및 '1'에 해당하도록 형성되어 쓰기 실패 없이 올바른 데이터가 저장될 수 있다.
도 7은 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(10)의 데이터 기록 동작을 설명하기 위한 메모리 셀 어레이의 회로도이다.
도 7에 도시된 바와 같이, 상기 메모리 셀 어레이에서 특정 비트 셀(좌상단 셀)에 데이터 '1'을 기록하는 경우, 해당 비트 셀에 포함된 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)에 대한 제 1 및 제 2 제어 신호 라인(WLA, WLB)을 통해 논리 레벨 '1'에 해당하는 전위를 갖는 제 1 및 제 2 제어 신호를 공급함으로써 메모리 셀 어레이 중 원하는 셀에 대해서만 데이터를 기록할 수 있다.
즉, 본 발명의 실시예에 따르면, 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)의 온 또는 오프를 제어하는 제 1 및 제 2 제어 신호 라인이 상기 메모리 셀 어레이에서 각각 컬럼 방향과 로우 방향으로 서로 교차하도록 형성되므로, 상기 정적 랜덤 액세스 메모리(10)는 상기 제 1 및 제 2 제어 신호가 모두 인가되는 셀에 대해서만 데이터를 기록하고, 나머지 셀들에 대해서는 데이터 플립 없이 기존에 저장된 데이터가 안정적으로 유지될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위는 상기 제 3 제어 신호의 논리 레벨 '1'에 해당하는 전위보다 높을 수 있다. 다시 말해, 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)의 게이트에는 다른 NMOS 트랜지스터를 턴 온하기 위해 게이트에 인가되는 전위보다 높은 전위의 신호가 인가될 수 있다.
전술한 바와 같이, NMOS 트랜지스터는 논리 레벨 '1'에 해당하는 전위의 신호를 완전히 통과시키지 못하고 임계 전압 Vth만큼 전위가 감소된 채 신호를 통과시킨다. 이와 같은 전압 강하에 의해, 데이터가 저장되는 출력 노드(QB)가 VDD - Vth까지만 충전된 뒤, 교차 결합된 인버터 쌍(11, 12)에 의해 상기 출력 노드(QB)가 추가적으로 VDD까지 충전됨으로써 데이터가 기록되기 때문에, 기록 지연(write delay)이 발생할 수 있다.
본 발명의 실시예는 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)의 게이트에 인가되는 제 1 및 제 2 제어 신호의 전위를 다른 트랜지스터에 사용되는 제어 신호의 논리 레벨 '1'에 해당하는 전위보다 높게 부스팅하여, 상기 전압 강하에 따른 기록 지연을 보상할 수 있다.
도 8은 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위(VWLA, VWLB)로 VDD를 인가한 경우 제 1 및 제 2 인버터(11, 12)의 출력 노드들(QB, Q)의 시간에 따른 전압을 나타내는 그래프이고, 도 9는 본 발명의 일 실시예에 따라 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위(VWLA, VWLB)로 VDD보다 높은 전압을 인가한 경우 제 1 및 제 2 인버터(11, 12)의 출력 노드들(QB, Q)의 시간에 따른 전압을 나타내는 그래프이다.
도 8의 그래프와 같이 상기 제 1 및 제 2 액세스 트랜지스터(AC1, AC2)의 게이트에 각각 VDD의 제 1 및 제 2 제어 신호를 인가한 경우, 전압 강하가 크게 발생하여 데이터 기록에 걸리는 시간이 길었으나, 도 9의 그래프와 같이 상기 제 1 및 제 2 제어 신호의 전위를 VDD보다 높인 경우, 전압 강하가 줄어들어 데이터 기록에 걸리는 시간이 감소함을 확인할 수 있다.
이상에서 실시예를 통해 본 발명을 설명하였으나, 위 실시예는 단지 본 발명의 사상을 설명하기 위한 것으로 이에 한정되지 않는다. 통상의 기술자는 전술한 실시예에 다양한 변형이 가해질 수 있음을 이해할 것이다. 본 발명의 범위는 첨부된 특허청구범위의 해석을 통해서만 정해진다.
10: 정적 랜덤 액세스 메모리
11: 제 1 인버터
12: 제 2 인버터
13: 파워 게이팅부
14: 비트 라인 액세스부
VDD: 전원 입력단
GND: 전원 출력단
PU1: 제 1 풀-업 트랜지스터
PD1: 제 1 풀-다운 트랜지스터
PU2: 제 2 풀-업 트랜지스터
PD2: 제 2 풀-다운 트랜지스터
QB: 제 1 인버터의 출력 노드
Q: 제 2 인버터의 출력 노드
PG1: 제 1 파워 게이팅 트랜지스터
PG2: 제 2 파워 게이팅 트랜지스터
AC1: 제 1 액세스 트랜지스터
AC2: 제 2 액세스 트랜지스터
MRD: 리드 트랜지스터
WLA: 제 1 제어 신호 라인
WLB: 제 2 제어 신호 라인
VVSS: 제 3 제어 신호 라인
BL: 비트 라인

Claims (18)

  1. 서로 간에 교차 결합된 두 인버터들;
    상기 인버터들 중 적어도 하나의 전원단에 구비되어 전원을 연결 또는 차단하는 파워 게이팅부; 및
    상기 인버터들 중 적어도 하나의 출력 노드와 비트 라인 사이에 구비된 비트 라인 액세스부;
    를 포함하며,
    상기 인버터들은:
    전원 입력단과 전원 출력단 사이에 연결된 제 1 풀-업 트랜지스터 및 제 1 풀-다운 트랜지스터를 포함하는 제 1 인버터; 및
    상기 전원 입력단과 상기 전원 출력단 사이에 연결된 제 2 풀-업 트랜지스터 및 제 2 풀-다운 트랜지스터를 포함하는 제 2 인버터;
    를 포함하고,
    상기 파워 게이팅부는:
    상기 제 1 인버터의 출력 노드에 저장된 데이터를 유지하거나 읽어들일 때, 상기 제 1 인버터에 대한 전원을 연결하고, 그리고
    상기 제 1 인버터의 출력 노드에 데이터를 기록할 때, 상기 제 1 인버터에 대한 전원을 차단하는 정적 랜덤 액세스 메모리.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 파워 게이팅부는:
    상기 전원 입력단과 상기 제 1 풀-업 트랜지스터 사이에 연결된 제 1 파워 게이팅 트랜지스터; 및
    상기 전원 출력단과 상기 제 1 풀-다운 트랜지스터 사이에 연결된 제 2 파워 게이팅 트랜지스터;
    를 포함하는 정적 랜덤 액세스 메모리.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 파워 게이팅 트랜지스터는 각각 PMOS 및 NMOS 트랜지스터인 정적 랜덤 액세스 메모리.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 비트 라인 액세스부는:
    상기 제 1 인버터의 출력 노드와 상기 비트 라인 사이에 직렬로 연결된 제 1 및 제 2 액세스 트랜지스터를 포함하는 정적 랜덤 액세스 메모리.
  7. 제 6 항에 있어서,
    상기 제 1 액세스 트랜지스터를 제어하기 위한 제 1 제어 신호를 공급하는 제 1 제어 신호 라인은 메모리 셀 어레이에서 컬럼(column) 방향의 셀들이 공유하고, 그리고
    상기 제 2 액세스 트랜지스터를 제어하기 위한 제 2 제어 신호를 공급하는 제 2 제어 신호 라인은 상기 메모리 셀 어레이에서 로우(row) 방향의 셀들이 공유하는 정적 랜덤 액세스 메모리.
  8. 제 7 항에 있어서,
    상기 제 1 액세스 트랜지스터와 상기 제 2 액세스 트랜지스터 사이의 노드에 드레인 또는 컬렉터가 연결되고, 상기 제 1 인버터의 출력 노드에 게이트 또는 베이스가 연결되고, 제 3 제어 신호를 공급하는 제 3 제어 신호 라인에 소스 또는 이미터가 연결되는 리드 트랜지스터를 더 포함하는 정적 랜덤 액세스 메모리.
  9. 제 8 항에 있어서,
    상기 제 3 제어 신호 라인은 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유하는 정적 랜덤 액세스 메모리.
  10. 서로 간에 교차 결합된 두 인버터들;
    상기 인버터들 중 적어도 하나의 전원단에 구비되어 전원을 연결 또는 차단하는 파워 게이팅부; 및
    상기 인버터들 중 적어도 하나의 출력 노드와 비트 라인 사이에 구비된 비트 라인 액세스부;
    를 포함하며,
    상기 인버터들은:
    전원 입력단과 전원 출력단 사이에 연결된 제 1 풀-업 트랜지스터 및 제 1 풀-다운 트랜지스터를 포함하는 제 1 인버터; 및
    상기 전원 입력단과 상기 전원 출력단 사이에 연결된 제 2 풀-업 트랜지스터 및 제 2 풀-다운 트랜지스터를 포함하는 제 2 인버터;
    를 포함하고,
    상기 비트 라인 액세스부는:
    상기 제 1 인버터의 출력 노드와 상기 비트 라인 사이에 직렬로 연결된 제 1 및 제 2 액세스 트랜지스터를 포함하며,
    상기 제 1 액세스 트랜지스터를 제어하기 위한 제 1 제어 신호를 공급하는 제 1 제어 신호 라인은 메모리 셀 어레이에서 컬럼(column) 방향의 셀들이 공유하고, 그리고
    상기 제 2 액세스 트랜지스터를 제어하기 위한 제 2 제어 신호를 공급하는 제 2 제어 신호 라인은 상기 메모리 셀 어레이에서 로우(row) 방향의 셀들이 공유하며,
    상기 제 1 액세스 트랜지스터와 상기 제 2 액세스 트랜지스터 사이의 노드에 드레인 또는 컬렉터가 연결되고, 상기 제 1 인버터의 출력 노드에 게이트 또는 베이스가 연결되고, 제 3 제어 신호를 공급하는 제 3 제어 신호 라인에 소스 또는 이미터가 연결되는 리드 트랜지스터를 더 포함하며,
    상기 제 3 제어 신호 라인은 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유하고,
    상기 제 1 및 제 2 액세스 트랜지스터와 상기 리드 트랜지스터는 NMOS 트랜지스터이고,
    상기 제 1 인버터의 출력 노드에 저장된 데이터를 유지할 때, 상기 제 1 및 제 2 제어 신호 라인은 논리 레벨 '0'의 제 1 및 제 2 제어 신호를 공급하고, 상기 제 3 제어 신호 라인은 논리 레벨 '1'의 제 3 제어 신호를 공급하며,
    상기 제 1 인버터의 출력 노드에 저장된 데이터를 읽어들일 때, 상기 제 1 및 제 3 제어 신호 라인은 논리 레벨 '0'의 제 1 및 제 3 제어 신호를 공급하고, 상기 제 2 제어 신호 라인은 논리 레벨 '1'의 제 2 제어 신호를 공급하며, 그리고
    상기 제 1 인버터의 출력 노드에 데이터를 기록할 때, 상기 제 1 내지 제 3 제어 신호 라인은 논리 레벨 '1'의 제 1 내지 제 3 제어 신호를 공급하는 정적 랜덤 액세스 메모리.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위는 상기 제 3 제어 신호의 논리 레벨 '1'에 해당하는 전위보다 높은 정적 랜덤 액세스 메모리.
  12. 전원 입력단과 전원 출력단 사이에 연결된 제 1 풀-업 트랜지스터 및 제 1 풀-다운 트랜지스터를 포함하는 제 1 인버터;
    상기 전원 입력단과 상기 전원 출력단 사이에 연결된 제 2 풀-업 트랜지스터 및 제 2 풀-다운 트랜지스터를 포함하며, 상기 제 1 인버터와 교차 결합된 제 2 인버터;
    상기 전원 입력단과 상기 제 1 풀-업 트랜지스터 사이에 연결된 제 1 파워 게이팅 트랜지스터;
    상기 전원 출력단과 상기 제 1 풀-다운 트랜지스터 사이에 연결된 제 2 파워 게이팅 트랜지스터;
    상기 제 1 인버터의 출력 노드와 비트 라인 사이에 직렬로 연결되며, 제 1 제어 신호를 공급하는 제 1 제어 신호 라인 및 제 2 제어 신호를 공급하는 제 2 제어 신호 라인에 각각 게이트가 연결되는 제 1 및 제 2 액세스 트랜지스터; 및
    상기 제 1 액세스 트랜지스터와 상기 제 2 액세스 트랜지스터 사이의 노드에 드레인이 연결되고, 상기 제 1 인버터의 출력 노드에 게이트가 연결되고, 제 3 제어 신호를 공급하는 제 3 제어 신호 라인에 소스가 연결되는 리드 트랜지스터;
    를 포함하며,
    상기 제 1 인버터의 출력 노드에 저장된 데이터를 유지할 때, 상기 제 1 및 제 2 파워 게이팅 트랜지스터가 턴 온되고; 상기 제 1 인버터의 출력 노드에 저장된 데이터를 읽어들일 때, 상기 제 1 및 제 2 파워 게이팅 트랜지스터가 턴 온되며; 그리고 상기 제 1 인버터의 출력 노드에 데이터를 기록할 때, 상기 제 1 및 제 2 파워 게이팅 트랜지스터를 턴 오프되는 것을 특징으로 하는 정적 랜덤 액세스 메모리.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 파워 게이팅 트랜지스터는 각각 PMOS 및 NMOS 트랜지스터인 정적 랜덤 액세스 메모리.
  14. 제 13 항에 있어서,
    상기 제 1 제어 신호 라인은 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유하고, 그리고
    상기 제 2 제어 신호 라인은 상기 메모리 셀 어레이에서 로우 방향의 셀들이 공유하는 정적 랜덤 액세스 메모리.
  15. 제 14 항에 있어서,
    상기 제 3 제어 신호 라인은 상기 메모리 셀 어레이에서 컬럼 방향의 셀들이 공유하는 정적 랜덤 액세스 메모리.
  16. 삭제
  17. 제 15 항에 따른 정적 랜덤 액세스 메모리를 구동하는 방법에 있어서,
    상기 제 1 및 제 2 액세스 트랜지스터와 상기 리드 트랜지스터는 NMOS 트랜지스터이고,
    상기 데이터를 유지할 때, 제 1 및 제 2 제어 신호 라인을 통해 논리 레벨 '0'의 제 1 및 제 2 제어 신호를 공급하고, 제 3 제어 신호 라인을 통해 논리 레벨 '1'의 제 3 제어 신호를 공급하는 단계;
    상기 데이터를 읽어들일 때, 상기 제 1 및 제 3 제어 신호 라인을 통해 논리 레벨 '0'의 제 1 및 제 3 제어 신호를 공급하고, 상기 제 2 제어 신호 라인을 통해 논리 레벨 '1'의 제 2 제어 신호를 공급하는 단계; 및
    상기 데이터를 기록할 때, 상기 제 1 내지 제 3 제어 신호 라인을 통해 논리 레벨 '1'의 제 1 내지 제 3 제어 신호를 공급하는 단계;
    를 더 포함하는 정적 랜덤 액세스 메모리 구동 방법.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 제어 신호의 논리 레벨 '1'에 해당하는 전위는 상기 제 3 제어 신호의 논리 레벨 '1'에 해당하는 전위보다 높은 정적 랜덤 액세스 메모리 구동 방법.
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