JP2005085454A

JP2005085454A - メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法

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Publication number: JP2005085454A
Application number: JP2004230601A
Authority: JP
Inventors: C Hardy Kim; キム・シィ・ハーディー
Original assignee: Sony Corp; United Memories Inc
Current assignee: Sony Corp; United Memories Inc
Priority date: 2003-09-04
Filing date: 2004-08-06
Publication date: 2005-03-31
Also published as: US20050052931A1; US7248522B2

Abstract

【課題】パワーダウン（またはスリープ）モードの動作を有するＤＲＡＭ装置または埋込型ＤＲＡＭを組込んだ装置に対して特に有用なセンスアンプパワーゲート回路および方法を提供する。
【解決手段】ローカルセンスアンプ駆動トランジスタが駆動トランジスタおよびパワーゲートトランジスタとして二重の目的を果たす。アクティブモードではトランジスタは「オン」にされ、センスアンプアレイが（ビット線プリチャージ動作またはスタンバイモード中に）非活動化されると「オフ」にされる。スリープモード中に負のＶ_GSがこれらのトランジスタに加えられてＬＰＢがＶＣＣより高い電圧に駆動され、ＬＮＢがＶＳＳより低い電圧に駆動されることにより、センスアンプを通る電流が減る。この発明の技術の実現により別個の大きなパワーゲート装置が不要となり、これによりオンチップ領域要件が最小限となるが感知速度は従来の方策のようには低下しない。
【選択図】図２

Description

発明の背景
この発明は概して、集積回路記憶装置と、埋込型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を組込んだ装置との分野に関する。より特定的には、この発明は、パワーダウン（またはスリープ）モードの動作を有するＤＲＡＭ装置または埋込型ＤＲＡＭを組込んだ装置に対して特に有用なセンスアンプパワーゲート技術に関する。

多くの種類のＤＲＡＭベースの装置または埋込型メモリアレイを含む集積回路が現在利用可能であり、拡張データ出力（「ＥＤＯ」）、同期ＤＲＡＭ（「ＳＤＲＡＭ」）、ダブルデータレート（「ＤＤＲ」）ＤＲＡＭなどが含まれる。構成に関係なくＤＲＡＭの主な目的はデータを記憶することである。機能的には、データがメモリに書込まれるか、そこから読出されるかまたは定期的にリフレッシュされて、記憶されたデータの完全性を維持し得る。現在の高密度設計では、各ＤＲＡＭメモリセルは、論理レベル「１」または「０」を表わす値を記憶するよう充電され得る関連のキャパシタに結合されるパストランジスタを含む。これらのメモリセルに記憶されるデータは、これらのセルの行を相互接続する相補のビット線に結合されるセンスアンプの列を通してこれらメモリセルから読出され得かつこれらに書込まれ得る。

あるセンスアンプ設計には、直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタとを含むクロスカップルされたインバータで構成されるクロスカップルされた相補型金属酸化膜半導体（「ＣＭＯＳ」）ラッチが含まれている。Ｐチャネルデバイスの共通接続は一般にラッチＰチャネル（「ＬＰ」）ノードと称され、Ｎチャネルデバイスの対応する共通接続はラッチＮチャネル（「ＬＮ」）ノードと称される。

このようなセンスアンプの列に対する可能なレイアウトの中には、すべてのセンスアンプに対して共通のＬＰおよびＬＮ駆動装置が設けられるものがある。このような方策には何らかの利点があるかもしれないが、ＬＰおよびＬＮ駆動トランジスタが極めて大きくなければならず、かつ対応するＬＰおよびＬＮ信号線が比較的広くなければならない。このためにラッチ速度が比較的遅くなり、これに付随して「読出」および「書込」速度が遅くなる可能性がある。さらに、「０」のフィールドにおける論理レベル「１」などの故障をもたらすおそれのあるデータパターンが発生する可能性があり、列におけるセンスアンプの数が多い場合ラッチするのが極めて遅れがちになるだろう。

これらの不利点をいくらか改善するために、他のセンスアンプレイアウトには分散されたＬＰおよびＬＮ駆動装置の使用が組込まれており、センスアンプの列全体に共通するはるかに大きな装置ではなく、比較的より小さなプルアップおよびプルダウントランジスタが各センスアンプセルに含まれる。この技術を用いることにより、より狭いＬＰＢ（ラッチＰチャネルバー）信号線およびＬＮＢ（ラッチＮチャネルバー）信号線を列における各センスアンプセルにまで延ばし得る。

パワーゲートはまた、スリープモードの電力を減ずるために論理回路で用いられてきた。これは、各センスアンプセルに関連付けられる分散されたＬＰ（プルアップ）およびＬＮ（プルダウン）駆動トランジスタのＶＣＣおよびＶＳＳ供給経路においてトランジスタを加えることにより達成される。これらのパワーゲートトランジスタはアクティブモード中に「オン」にされ、スリープモード中に「オフ」にされて、トランジスタ「オフ」電流
による全体的な静電流を減ずる。典型的には、パワーゲートトランジスタのゲート端子は、それらのゲート・ソース間電圧（Ｖ_GS）が負であるように、（Ｐチャネルデバイスの場合）ＶＣＣ電圧レベルよりも高くされるか、または（Ｎチャネルデバイスの場合）ＶＳＳ電圧レベルよりも低くされる。これにより、これらのトランジスタの「オフ」電流が著しく減じられる。

しかしながら、典型的にはこれらのパワーゲートトランジスタに結合されるセンスアンプが多数あり、これらのセンスアンプすべてがほぼ同時に切換わることとなるので、感知動作中にパワーゲートトランジスタを通る電流サージが最終的には極めて大きくなる。この電流サージにより、ＶＣＣのレベルを減ずるのと同じ影響を及ぼす傾向がある電圧降下がパワーゲートトランジスタに亘ってもたらされ、これにより感知速度が低下する。さらに、これらのセンスアンプパワーゲートトランジスタは、回路速度を下げ過ぎるのを防ぐために必然的に極めて大きく作られなければならず（但し、それにも拘らずこのような速度の低下が少なくともある程度は起こる）、これによりオンチップ領域が大量に消費される。

発明の概要
この発明に従って、パワーダウン（またはスリープ）モードの動作を有するＤＲＡＭ装置または埋込型ＤＲＡＭを組込んだ装置に対して特に有用なセンスアンプパワーゲート回路および方法が開示される。この発明の技術に従って、ローカルセンスアンプ駆動トランジスタがまたパワーゲートトランジスタとして二重の目的を果たす。（感知中の）アクティブモードでは、トランジスタは「オン」にされ（ＬＰＢ＝ＶＳＳ、ＬＮＢ＝ＶＣＣ）、センスアンプアレイが（ビット線プリチャージ動作中またはスタンバイモード中に）非活動化されると「オフ」にされる（ＬＰＢ＝ＶＣＣ、ＬＮＢ＝ＶＳＳ）。スリープモード中、負のＶ_GSは、ＬＰＢがＶＣＣより高い電圧に駆動され、ＬＮＢがＶＳＳより低い電圧に駆動されることにより（たとえばＬＰＢ＝ＶＣＣ＋０．３Ｖ、ＬＮＢ＝ＶＳＳ−０．３Ｖ）、これらのトランジスタに印加されてセンスアンプを通る電流を減じる。この発明の技術を実現することにより、別個の大きなパワーゲートトランジスタは必要とされず、これによりオンチップ領域要件が最小限となり、感知速度が従来の方策のようには低下しない。

メモリアレイを含む集積回路装置が特にこの明細書中に開示されており、相補のビット線に結合される少なくとも１つのセンスアンプを含み、このセンスアンプはその第１および第２の電圧ノードを有する。第１のトランジスタは第１の電圧ノードを第１の電圧源に結合し、第１のトランジスタの制御端子は第１の制御信号を受信するよう結合される。第２のトランジスタは第２の電圧ノードを第２の電圧源に結合し、第２のトランジスタの制御端子は第２の制御信号を受信するよう結合される。

少なくとも１つのセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法がさらにこの明細書中に開示され、この方法は、センスアンプの第１および第２の電圧ノードをそれぞれ第１および第２の電圧源に結合するための第１および第２のトランジスタを設けるステップを含む。第１および第２のトランジスタはアクティブモードの動作でイネーブルされて、第１および第２の電圧ノードを第１および第２の電圧源にそれぞれ結合する。第１および第２のトランジスタはスタンバイモードの動作でディスエーブルされて、第１および第２の電圧ノードから第１および第２の電圧ノードをそれぞれ減結合する。第１および第２のトランジスタは、第１の電圧源の電圧よりも高い電圧を第１のトランジスタの制御端子に印加し、かつ第２の電圧源の電圧よりも低い電圧
を第２のトランジスタの制御端子に印加することにより、スリープモードの動作でさらにディスエーブルされる。

メモリアレイを含む集積回路装置がこの明細書中にさらに開示され、少なくとも１つのＣＭＯＳセンスアンプを含み、この少なくとも１つのＣＭＯＳセンスアンプは相補のビット線に結合され、そのラッチＰチャネル（ＬＰ）ノードおよびラッチＮチャネル（ＬＮ）ノードを含む。第１のトランジスタは供給電圧源とＬＰノードとの間で結合され、その制御端子がＬＰＢ信号を受信するよう結合されている。第２のトランジスタは基準電圧源とＬＮノードとの間で結合され、その制御端子がＬＮＢ信号を受信するよう結合されている。動作においては、ＬＰＢ信号および上述のＬＮＢ信号がそのアクティブ状態、スタンバイ状態およびスリープ状態を表わす。

この発明の代替的な実施例では、複数のセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法が開示され、この方法は、複数のセンスアンプの第１および第２の共有電圧ノードをそれぞれ第１および第２の電圧源に結合するための第１および第２のトランジスタを設けるステップと、アクティブモードの動作で第１および第２のトランジスタをイネーブルして第１および第２の共有電圧ノードをそれぞれ第１および第２の電圧源に結合するステップと、スタンバイモードの動作で第１および第２のトランジスタをディスエーブルして第１および第２の電圧ノードからそれぞれ第１および第２の共有電圧ノードを減結合するステップと、第１の電圧源の電圧よりも高い電圧を第１のトランジスタの制御端子に印加し、第２の電圧源の電圧よりも低い電圧を第２のトランジスタの制御端子に印加することにより、スリープモードの動作で第１および第２のトランジスタをさらにディスエーブルするステップとを含む。

メモリアレイを含む集積回路装置を開示するこの発明の代替的な実施例がさらに提供されており、それぞれの相補のビット線に結合される複数のセンスアンプを含み、上述の複数のセンスアンプは各々、その第１および第２の共有ノードを含む。第１のトランジスタは供給電圧源と第１の共有ノードとの間で結合され、その制御端子が第１の信号を受信するよう結合されている。第２のトランジスタは基準電圧源と第２の共有ノードとの間で結合され、その制御端子が第２の信号を受信するよう結合されており、上述の第１および第２の信号はそのアクティブ状態、スタンバイ状態およびスリープ状態を表わす。

添付の図面に関連して好ましい実施例の以下の説明を参照することにより、この発明の上述および他の特徴および目的、ならびにこれらを達成する態様がより明らかとなり、この発明自体が最もよく理解されるだろう。

代表的な実施例の説明
図１を参照すると、従来のパワーゲート技術を組込んだ、ＤＲＡＭアレイに対する従来のセンスアンプ回路１００の概略図が示される。従来のセンスアンプ回路１００は、関連部分において、１対のクロスカップルされたＣＭＯＳインバータを含むラッチの形のセンスアンプ１０２を含む。

Ｐチャネルトランジスタ１０４はＮチャネルトランジスタ１０６と直列に接続され、それらのゲート端子は互いに接続され、それらのドレイン端子はビット線（ＢＬ）に結合される。別のＰチャネルトランジスタ１０８がＮチャネルトランジスタ１１０と直列に接続され、それらのゲート端子は共にビット線（ＢＬ）に接続され、それらのドレイン端子は相補のビット線（ＢＬＢ）と、トランジスタ１０４および１０６のトランジスタのゲート端子とに接続される。トランジスタ１０４および１０８のソース端子はＬＰ（ラッチＰチャネル）ノード１１２に接続され、トランジスタ１０６および１１０のソース端子は対応
するＬＮ（ラッチＮチャネル）ノード１１４に接続される。

ＰチャネルのＬＰ駆動（プルアップ）トランジスタ１１６はそのドレイン端子がＬＰノード１１２に接続されており、そのソース端子が共通のパワーゲート線１１８に結合されている。トランジスタ１１６のゲート端子は、後により詳細に説明されるように、ＬＰＢ信号を受信するよう結合される。同様に、ＮチャネルのＬＮ駆動（プルダウン）トランジスタ１２２は、そのドレイン端子がＬＮノード１１４に接続されており、そのソース端子が別の共通のパワーゲート線１２４に結合されている。トランジスタ１２２のゲート端子は、同じく後により詳細に説明されるように、ＬＮＢ信号を受信するよう結合される。

別個の大きなパワーゲートトランジスタ１２０は、そのドレイン端子が共通のパワーゲート線１１８に接続されており、そのソース端子が電源電圧源（ＶＣＣ）に接続されている。パワーゲートトランジスタ１２０のゲート端子は、図示のとおりパワーゲート電圧制御信号を受信するよう結合される。同様に、さらなる別個の大きなパワーゲートトランジスタ１２６は、そのドレイン端子が共通のパワーゲート線１２４に接続されており、そのソース端子が基準供給電圧源（ＶＳＳまたは回路接地）に接続されている。パワーゲートトランジスタ１２６のゲート端子も、図示のとおりパワーゲート電圧制御信号を受信するよう結合される。

アクティブモードの動作では、−０．３Ｖ信号がトランジスタ１２０のゲート端子に印加され、０Ｖ（ＶＳＳ）信号がトランジスタ１１６のゲート端子においてＬＰＢ入力に印加され、後者のトランジスタを「オン」にし、前者のトランジスタを「オン」にオーバードライブする。同時に、ＶＣＣのレベルがトランジスタ１２２のゲート端子においてＬＮＢ入力に印加され、ＶＣＣ＋０．３Ｖのレベルがトランジスタ１２６のゲート端子に印加される。前述のように、これによりトランジスタ１２２が「オン」にされ、トランジスタ１２６が「オン」にオーバードライブされ、これによりセンスアンプ１０２に電力が供給される。

スタンバイ（ＳＴＢＹ）モードの動作では、−０．３Ｖ信号がトランジスタ１２０のゲート端子に印加されたままで、ＶＣＣ信号レベルがトランジスタ１１６のゲート端子においてＬＰＢ入力に印加され、前者のトランジスタを「オン」にオーバードライブしたままにし、後者のトランジスタを「オフ」にする。同時に、ＶＳＳ（０Ｖ）のレベルがここでトランジスタ１２２のゲート端子においてＬＮＢ入力に印加され、これを「オフ」にし、ＶＣＣ＋０．３Ｖのレベルがトランジスタ１２６のゲート端子に維持され、これを「オン」にオーバードライブしたままにする。このモードの動作では、電力はセンスアンプ１０２に供給されないが、トランジスタ１２０および１２６は「オン」にオーバードライブされたままである。

最後に、スリープモードの動作では、ＶＣＣ＋０．３Ｖ信号がトランジスタ１２０のゲート端子に印加され、ＶＣＣ信号レベルはＬＰＢ入力に印加されたままである。これにより、トランジスタ１１６が「オフ」にされ、トランジスタ１２０が「オフ」にオーバードライブされる。同時に、ＶＳＳ（０Ｖ）のレベルがＬＮＢ入力に印加されたままでトランジスタ１２２を「オフ」にしたままにし、−０．３Ｖのレベルがここでトランジスタ１２６のゲート端子に印加され、これを「オフ」にオーバードライブする。このモードの動作では、電力がセンスアンプ１０２に供給されず、トランジスタ１２０および１２６がともに「オフ」にオーバードライブされる。

前述のように、センスアンプ１０２をパワーゲートして、スリープモードの電力を減ずることが望ましい。この点については、パワーゲートトランジスタ１２０および１２６がセンスアンプ１０２と供給電圧源ＶＣＣおよびＶＳＳとの間にそれぞれ加えられる。これ
らのパワーゲートトランジスタ１２０および１２６は前述のとおり機能する。典型的にはこれらのパワーゲートトランジスタ１２０および１２６に接続されるセンスアンプ１０２が多数あり、これらのセンスアンプ１０２がすべてほぼ同時に切換わることとなるので、感知中にパワーゲートトランジスタ１２０および１２６を通る電流サージが極めて大きくなるだろう。この電流サージは、供給電圧ＶＣＣを減ずるのと同じ影響を及ぼす電圧降下をパワーゲートトランジスタ１２０および１２６に亘ってもたらす傾向があり、これにより感知速度を低下させる。さらに、これらのセンスアンプパワーゲートトランジスタ１２０および１２６は必然的に極めて大きく作られなければならず、オンチップ領域が大量に消費される。

ここで図２をさらに参照すると、この発明に従った代表的なパワーゲート技術を組込んだ、ＤＲＡＭアレイに対するセンスアンプ回路２００の対応する図が示される。センスアンプ回路２００は、先述のように、１対のクロスカップルされたＣＭＯＳインバータを含むラッチの形のセンスアンプ２０２を含む。

Ｐチャネルトランジスタ２０４はＮチャネルトランジスタ２０６と直列に接続され、それらのゲート端子は互いに接続され、それらのドレイン端子はビット線（ＢＬ）に結合される。別のＰチャネルトランジスタ２０８はＮチャネルトランジスタ２１０と直列に接続され、それらのゲート端子はともにビット線（ＢＬ）に接続され、それらのドレイン端子は相補のビット線（ＢＬＢ）とトランジスタ２０４および２０６のトランジスタのゲート端子とに接続される。トランジスタ２０４および２０８のソース端子はＬＰノード２１２に接続され、トランジスタ２０６および２１０のソース端子は対応するＬＮノード２１４に接続される。

この場合、ＰチャネルのＬＰ駆動／パワーゲートトランジスタ２１６は、そのドレイン端子がＬＰノード２１２に接続されており、そのゲート端子がＬＰＢ信号線２１８に結合されている。そのソース端子はＶＣＣに結合される。同様に、ＮチャネルのＬＮ駆動／パワーゲートトランジスタ２２０は、そのドレイン端子がＬＮノード２１４に接続されており、そのゲート端子がＬＮＢ信号線２２２に結合されている。そのソース端子はＶＳＳまたは回路接地に結合される。

アクティブモードの動作中に、ＬＰＢ線２１８が０Ｖ（ＶＳＳ）でトランジスタ２１６を「オン」にし、ＬＮＢ線２２２がＶＣＣでトランジスタ２２０を「オン」にし、これにより電力をセンスアンプ２０２に供給する。スタンバイモードの動作では、ＬＰＢ線２１８がＶＣＣでトランジスタ２１６を「オフ」にし、ＬＮＢ線２２２がまたＶＳＳのレベルでトランジスタ２２０を「オフ」にし、電力をセンスアンプ２０２に減結合する。スリープモードの動作では、ＬＰＢ線２１８がＶＣＣ＋０．３Ｖにセットされトランジスタ２１６を「オフ」にオーバードライブし、ＬＮＢ線２２２上の−０．３Ｖのレベルでトランジスタ２２０も「オフ」にオーバードライブされる。

明らかなように、この発明の技術を用いることにより、ローカルセンスアンプ駆動トランジスタ２１６および２２０はパワーゲートトランジスタとして二重の機能を果たす。従来のパワーゲートの方策とは異なり、この技術ではまた、極めて大きな別個のパワーゲートトランジスタは必要とされず、感知速度も低下しない。

ここで図３をさらに参照すると、ＤＲＡＭアレイに対する従来のセンスアンプ回路３００の代替的な実施例のさらなる概略図が示される。ここでは別個のセンスアンプパワーゲートトランジスタは用いられず、駆動トランジスタが、パワーゲート技術で、アクティブモードおよびスタンバイモードの動作しか持たない複数のセンスアンプによって共有される。従来のセンスアンプ回路３００は、関連部分において、１対のクロスカップルされた
ＣＭＯＳインバータを含むラッチの形のセンスアンプ３０２を含む。

Ｐチャネルトランジスタ３０４はＮチャネルトランジスタ３０６と直列に接続され、それらのゲート端子が互いに接続され、それらのドレイン端子がビット線（ＢＬ）に結合される。別のＰチャネルトランジスタ３０８がＮチャネルトランジスタ３１０と直列に接続され、それらのゲート端子がともにビット線（ＢＬ）に接続され、それらのドレイン端子が相補のビット線（ＢＬＢ）とトランジスタ３０４および３０６のトランジスタのゲート端子とに接続される。トランジスタ３０４および３０８のソース端子は共有ノード３１２に接続され、トランジスタ３０６および３１０のソース端子は対応する共有ノード３１４に接続される。共有ノード３１２および３１４は複数のセンスアンプ３０２に共通しており、わずかに２つのまたは１０２４個以上ものセンスアンプ３０２が実現例に応じて並列に結合される。

大きなＰチャネルの駆動トランジスタ３１６は、そのドレイン端子が共有ノード３１２に接続されており、そのソース端子がＶＣＣに結合されている。トランジスタ３１６のゲート端子は線３１８上でＬＰＢ信号を受信するよう結合される。同様に、大きなＮチャネルの駆動トランジスタ３２０は、そのドレイン端子が共有ノード３１４に接続されており、そのソース端子がＶＳＳに結合されている。トランジスタ３２０のゲート端子は線３２２上でＬＮＢ信号を受信するよう結合される。

アクティブモードの動作では、供給電圧（ＶＣＣ）信号レベルが線３２２上でトランジスタ３２０のゲート端子に印加され、０Ｖ（ＶＳＳ）信号が線３１８上でトランジスタ３１６のゲート端子において印加され、これらのトランジスタをともにオンにし、センスアンプ３０２をイネーブルする。スタンバイ（ＳＴＢＹ）モードの動作では、０Ｖ（ＶＳＳ）信号がトランジスタ３２０のゲート端子に印加され、ＶＣＣ信号レベルがトランジスタ３１６のゲート端子に印加され、これらの装置をともに「オフ」にし、センスアンプ３０２をディスエーブルする。

ここで図４をさらに参照すると、この発明に従った別の代表的なパワーゲート技術を組込み、アクティブモード、スタンバイモードならびにスリープモードの動作を提供する、ＤＲＡＭアレイに対するセンスアンプ回路４００の代替的な実施例のさらなる対応する概略図が示される。センスアンプ回路４００は、関連部分において、１対のクロスカップルされたＣＭＯＳインバータを含むラッチの形のセンスアンプ４０２を含む。

Ｐチャネルトランジスタ４０４はＮチャネルトランジスタ４０６と直列に接続され、それらのゲート端子は互いに接続され、それらのドレイン端子はビット線（ＢＬ）に結合される。別のＰチャネルトランジスタ４０８がＮチャネルトランジスタ４１０と直列に接続され、それらのゲート端子はともにビット線（ＢＬ）に接続され、それらのドレイン端子は相補のビット線（ＢＬＢ）とトランジスタ４０４および４０６のトランジスタのゲート端子とに接続される。トランジスタ４０４および４０８のソース端子は共有ノード４１２に接続され、トランジスタ４０６および４１０のソース端子は対応する共有ノード４１４に接続される。共有ノード４１２および４１４は複数のセンスアンプ４０２に共通しており、わずかに２つのまたは１０２４個以上ものセンスアンプ４０２が実現例に応じて並列に結合される。

Ｐチャネルのパワーゲートおよび駆動トランジスタ４１６は、そのドレイン端子が共有ノード４１２に接続されており、そのソース端子がＶＣＣに結合されている。トランジスタ４１６のゲート端子は線４１８上でＬＰＢ信号を受信するよう結合される。同様に、Ｎチャネルのパワーゲートおよび駆動トランジスタ４２０は、そのドレイン端子が共有ノード４１４に接続されており、そのソース端子がＶＳＳに結合されている。トランジスタ４
２０のゲート端子は線４２２上でＬＮＢ信号を受信するよう結合される。

この発明の技術に従ったセンスアンプ回路４００は有利にはスリープモードの動作をさらに提供し、ＶＣＣ＋０．３Ｖの信号レベルが線４１８上でトランジスタ４１６のゲート端子に印加され、−０．３Ｖの対応する信号レベルが線４２２上でトランジスタ４２０のゲート端子に印加され、トランジスタ４１６および４２０をともに有効に「オフ」にオーバードライブし、スリープモードの動作中の電流を減ずる。

特定の回路の実現例および電圧レベルに関連してこの発明の原理を以上に記載してきたが、上述の記載は例示としてのみなされたものであり、この発明の範囲を限定するものではないことが明瞭に理解されるべきである。特に、以上の開示の教示が当業者に対して他の変形を示唆することが認識される。このような変形はそれ自体が既に公知であり、この明細書中に既に記載されている特徴の代わりにまたはこれに加えて用いることのできる他の特徴を含み得る。本願では、請求項は特定の特徴の組合せに対して作成されているが、この明細書中の開示の範囲が明示的または暗示的に開示されている如何なる新規の特徴もしくは特徴の如何なる新規な組合せ、または当業者にとって明らかであるその如何なる一般化または変形をも含み、これらがいずれの請求項においても現在クレームされている同じ発明に関連するか否か、およびこれらがこの発明が直面する同様の技術的な問題のいずれかまたはすべてを軽減するか否かに拘らないことを理解すべきである。出願人は、この出願またはこれより発生する出願すべての審査手続において、そのような特徴および／またはそのような特徴の組合せに対して新しい請求項を作成する権利をこれにより留保する。

従来のパワーゲート技術を組込み、別個の大きなパワーゲートトランジスタと関連して各センスアンプに関連付けられる別個のプルアップおよびプルダウン駆動トランジスタを有する、ＤＲＡＭアレイに対する従来のセンスアンプ回路を示す概略図である。代表的なパワーゲート技術を組込み、２重の目的を有する単一の駆動およびパワーゲートトランジスタを利用するこの発明に従った、ＤＲＡＭアレイに対するセンスアンプ回路を示す対応する概略図である。別個のローカルセンスアンプ駆動トランジスタが用いられず、パワーゲートトランジスタがパワーゲート技術でアクティブモードおよびスタンバイモードの動作しか持たない複数のセンスアンプにより共有される、ＤＲＡＭアレイに対する従来のセンスアンプ回路の代替的な実施例を示すさらなる概略図である。この発明に従った別の代表的なパワーゲートを組込み、アクティブモード、スタンバイモードならびにスリープモードの動作を提供する、ＤＲＡＭアレイに対するセンスアンプ回路の代替的な実施例を示すさらなる対応する概略図である。

符号の説明

１００センスアンプ回路、１０２センスアンプ、１０４Ｐチャネルトランジスタ、１０６Ｎチャネルトランジスタ、１０８Ｐチャネルトランジスタ、１１０Ｎチャ
ネルトランジスタ、ＢＬビット線、ＢＬＢ相補のビット線、１１２ＬＰノード、１１４ＬＮノード、１１６トランジスタ、１１８パワーゲート線、１２０パワーゲートトランジスタ、１２２トランジスタ、１２６パワーゲートトランジスタ。

Claims

メモリアレイを含む集積回路装置であって、
そのアクティブモード、スタンバイモードおよびスリープモードを有し、相補のビット線に結合される少なくとも１つのセンスアンプを含み、前記センスアンプはその第１および第２の電圧ノードを有し、さらに、
前記第１の電圧ノードを第１の電圧源に結合する第１のトランジスタを含み、前記第１のトランジスタの制御端子は第１の制御信号を受信するよう結合され、さらに、
前記第２の電圧ノードを第２の電圧源に結合する第２のトランジスタを含み、前記第２のトランジスタの制御端子は第２の制御信号を受信するよう結合される、集積回路装置。
前記第１および前記第２のトランジスタは駆動／パワーゲート装置を含む、請求項１に記載の集積回路装置。
前記第１および前記第２のトランジスタはＭＯＳトランジスタを含む、請求項１に記載の集積回路装置。
前記第１のトランジスタはＰチャネルデバイスを含み、前記第２のトランジスタはＮチャネルデバイスを含む、請求項３に記載の集積回路装置。
前記少なくとも１つのセンスアンプは、１対のクロスカップルされたインバータを含むラッチ回路を含む、請求項１に記載の集積回路装置。
前記クロスカップルされたインバータはＣＭＯＳインバータを含む、請求項５に記載の集積回路装置。
前記第１の電圧源は供給電圧源を含み、前記第２の電圧源は基準電圧源を含む、請求項１に記載の集積回路装置。
前記供給電圧源はＶＣＣを含み、前記基準電圧源はＶＳＳを含む、請求項７に記載の集積回路装置。
前記第１の制御信号はラッチＰチャネル信号を含み、前記第２の制御信号はラッチＮチャネル信号を含む、請求項１に記載の集積回路装置。
アクティブモードの動作では、前記第１の制御信号は実質的には前記第２の電圧源のレベルであり、前記第２の制御信号は実質的には前記第１の電圧源のレベルである、請求項１に記載の集積回路装置。
前記第１の制御信号は実質的には基準電圧レベルであり、前記第２の制御信号は実質的には供給電圧レベルである、請求項１０に記載の集積回路装置。
スタンバイモードの動作では、前記第１の制御信号は実質的には前記第１の電圧源のレベルであり、前記第２の制御信号は実質的には前記第２の電圧源のレベルである、請求項１に記載の集積回路装置。
前記第１の制御信号は実質的には供給電圧レベルであり、前記第２の制御信号は実質的には基準電圧レベルである、請求項１２に記載の集積回路装置。
スリープモードの動作では、前記第１の制御信号は実質的には前記第１の電圧源よりも
高いレベルであり、前記第２の制御信号は実質的には前記第２の電圧源よりも低いレベルである、請求項１に記載の集積回路装置。
前記第１の制御信号は実質的には前記供給電圧レベルよりも高いレベルであり、前記第２の制御信号は実質的には前記基準電圧レベルよりも低いレベルである、請求項１４に記載の集積回路装置。
アクティブ状態、スタンバイ状態およびスリープ状態を有する少なくとも１つのセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法であって、
前記センスアンプの第１および第２の電圧ノードをそれぞれ第１および第２の電圧源に結合するための第１および第２のトランジスタを設けるステップと、
アクティブモードの動作で前記第１および前記第２のトランジスタをイネーブルして、前記第１および前記第２の電圧ノードを前記第１および前記第２の電圧源にそれぞれ結合するステップとを含む、方法。
スタンバイモードの動作で前記第１および前記第２のトランジスタをディスエーブルして、前記第１および前記第２の電圧ノードから前記第１および前記第２の電圧ノードをそれぞれ減結合するステップをさらに含む、請求項１６に記載の方法。
前記第１の電圧源の電圧よりも高い電圧を前記第１のトランジスタの制御端子に印加し、かつ前記第２の電圧源の電圧よりも低い電圧を前記第２のトランジスタの制御端子に印加することにより、スリープモードの動作で前記第１および前記第２のトランジスタをさらにディスエーブルするステップをさらに含む、請求項１６に記載の方法。
前記第１および前記第２のトランジスタをイネーブルする前記ステップは、前記第２の電圧源のレベルに実質的に等しい電圧を前記第１のトランジスタの制御端子に印加し、かつ前記第１の電圧源のレベルに実質的に等しい電圧を前記第２のトランジスタの制御端子に印加することにより実行される、請求項１６に記載の方法。
前記第１および前記第２のトランジスタをディスエーブルする前記ステップは、前記第１の電圧源のレベルに実質的に等しい電圧を前記第１のトランジスタの制御端子に印加し、かつ前記第２の電圧源のレベルに実質的に等しい電圧を前記第２のトランジスタの制御端子に印加することにより実行される、請求項１７に記載の方法。
メモリアレイを含む集積回路装置であって、
相補のビット線に結合され、そのラッチＰチャネル（ＬＰ）ノードおよびラッチＮチャネル（ＬＮ）ノードを含む少なくとも１つのＣＭＯＳセンスアンプと、
供給電圧源と前記ＬＰノードとの間で結合され、その制御端子がＬＰＢ信号を受信するよう結合されている第１のトランジスタと、
基準電圧源と前記ＬＮノードとの間で結合され、その制御端子がＬＮＢ信号を受信するよう結合されている第２のトランジスタとを含み、前記ＬＰＢ信号および前記ＬＮＢ信号がそのアクティブ状態、スタンバイ状態およびスリープ状態を表わす、集積回路装置。
前記第１のトランジスタはＰチャネルトランジスタを含む、請求項２１に記載の集積回路装置。
前記第２のトランジスタはＮチャネルトランジスタを含む、請求項２１に記載の集積回路装置。
アクティブモードの動作では、前記ＬＰＢ信号は実質的には前記基準電圧源のレベルであり、前記ＬＮＢ信号は実質的には前記供給電圧源のレベルである、請求項２１に記載の集積回路装置。
スタンバイモードの動作では、前記ＬＰＢ信号は実質的には前記供給電圧源のレベルであり、前記ＬＮＢ信号は実質的には前記基準電圧源のレベルである、請求項２１に記載の集積回路装置。
スリープモードの動作では、前記ＬＰＢ信号は実質的には前記供給電圧源のレベルよりも高いレベルであり、前記ＬＮＢ信号は実質的には前記基準電圧源のレベルよりも低いレベルである、請求項２１に記載の集積回路装置。
複数のセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法であって、
前記複数のセンスアンプの第１および第２の共有電圧ノードをそれぞれ第１および第２の電圧源に結合するための第１および第２のトランジスタを設けるステップと、
アクティブモードの動作で前記第１および前記第２のトランジスタをイネーブルして、前記第１および前記第２の共有電圧ノードを前記第１および前記第２の電圧源にそれぞれ結合するステップと、
スタンバイモードの動作で前記第１および前記第２のトランジスタをディスエーブルして、前記第１および前記第２の電圧ノードから前記第１および前記第２の共有電圧ノードをそれぞれ減結合するステップと、
前記第１の電圧源の電圧よりも高い電圧を前記第１のトランジスタの制御端子に印加し、かつ前記第２の電圧源の電圧よりも低い電圧を前記第２のトランジスタの制御端子に印加することにより、スリープモードの動作で前記第１および前記第２のトランジスタをさらにディスエーブルするステップとを含む、方法。
前記第１および前記第２のトランジスタをイネーブルする前記ステップは、前記第２の電圧源のレベルに実質的に等しい電圧を前記第１のトランジスタの制御端子に印加し、かつ前記第１の電圧源のレベルに実質的に等しい電圧を前記第２のトランジスタの制御端子に印加することにより実行される、請求項２７に記載の方法。
前記第１および前記第２のトランジスタをディスエーブルする前記ステップは、前記第１の電圧源のレベルに実質的に等しい電圧を前記第１のトランジスタの制御端子に印加し、かつ前記第２の電圧源のレベルに実質的に等しい電圧を前記第２のトランジスタの制御端子に印加することにより実行される、請求項２８に記載の方法。
メモリアレイを含む集積回路装置であって、
それぞれの相補のビット線に結合される複数のセンスアンプを含み、前記複数のセンスアンプの各々はその第１および第２の共有ノードを含み、さらに、
供給電圧源と前記第１の共有ノードとの間で結合され、その制御端子が第１の信号を受信するよう結合されている第１のトランジスタと、
基準電圧源と前記第２の共有ノードとの間で結合され、その制御端子が第２の信号を受信するよう結合されている第２のトランジスタとを含み、前記第１および前記第２の信号がそのアクティブ状態、スタンバイ状態およびスリープ状態を表わす、集積回路装置。
前記第１のトランジスタはＰチャネルトランジスタを含む、請求項３０に記載の集積回路装置。
前記第２のトランジスタはＮチャネルトランジスタを含む、請求項３０に記載の集積回
路装置。
アクティブモードの動作では、前記第１の信号は実質的には前記基準電圧源のレベルであり、前記第２の信号は実質的には前記供給電圧源のレベルである、請求項３０に記載の集積回路装置。
スタンバイモードの動作では、前記第１の信号は実質的には前記供給電圧源のレベルであり、前記第２の信号は実質的には前記基準電圧源のレベルである、請求項３０に記載の集積回路装置。
スリープモードの動作では、前記第１の信号は実質的には前記供給電圧源のレベルよりも高いレベルであり、前記第２の信号は実質的には前記基準電圧源のレベルよりも低いレベルである、請求項３０に記載の集積回路装置。