JP2007257707A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2007257707A JP2007257707A JP2006078383A JP2006078383A JP2007257707A JP 2007257707 A JP2007257707 A JP 2007257707A JP 2006078383 A JP2006078383 A JP 2006078383A JP 2006078383 A JP2006078383 A JP 2006078383A JP 2007257707 A JP2007257707 A JP 2007257707A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- signal
- word
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
【課題】 大容量の半導体記憶装置には歩留まり向上のために、不良メモリセルを救済するリダンダンシ回路が使用されている。しかしリダンダンシ回路に置換された不良セルにおいてスタンバイ時にリーク電流が発生し、消費電流がスペックオーバーし、歩留まりが低下するという問題がある。
【解決手段】 本発明においては、リダンダンシ回路に置換されたメモリセルアレイのスタンバイ状態におけるワード線をハイインピダンス(Hi-z)状態とすることで、ビット線とワード線間のショート電流を防止できる。スタンバイ状態のワード線をハイインピダンス(Hi-z)状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が得られる。
【選択図】 図2
【解決手段】 本発明においては、リダンダンシ回路に置換されたメモリセルアレイのスタンバイ状態におけるワード線をハイインピダンス(Hi-z)状態とすることで、ビット線とワード線間のショート電流を防止できる。スタンバイ状態のワード線をハイインピダンス(Hi-z)状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が得られる。
【選択図】 図2
Description
本発明は半導体記憶装置に係り、特にリダンダンシ回路に置換されたワード線の駆動方法を改良したワードディコーダ回路を備えた半導体記憶装置に関する。
近年、半導体素子が微細化され、半導体装置は大規模化されている。特に半導体記憶装置の分野ではその傾向が顕著である。たとえばダイナミックランダムアクセスメモリ(Dynamic Random Access Memory;以下、DRAMと略する。)においては1ギガビットのメモリ容量を有する製品が開発、実用化されている。
大容量の半導体記憶装置においては、通常のメモリセルアレイが配置されたメインメモリセルアレイ領域のほかに、予備のメモリセルアレイを配置した救済用のリダンダンシメモリセルアレイ領域が用意されている。メインメモリセルアレイ領域の一部に欠陥が発見された場合には、欠陥メモリセルの代わりに、リダンダンシメモリセルに置き換えるリダンダンシ回路が採用されている。このようにリダンダンシ回路で不良メモリセルを救済することで、大規模化された半導体記憶装置の歩留まりを向上させ、コストダウンが図られている。
しかしリダンダンシ回路を搭載した半導体記憶装置においては、下記のような問題がある。ワード線とビット線がショート不良を起こした場合には、そのメモリセルアレイはリダンダンシ回路に置換される。しかしスタンバイ状態におけるその不良メモリセルアレイは、ワード線の電位が接地電位VSSレベル、ビット線の電位が接地電位VSSレベルより高位の電位であるプリチャージ電位VBLPレベルにある。そのためスタンバイ状態では定常的にショート箇所に一定の電位差が掛かり続けることになり、貫通電流を流し続けるという不具合がある。
これらの従来技術における問題点を、図7,8,9を参照して説明する。図7にメモリセルアレイ周辺のブロック図、図8にメインワードディコーダ(MW)22及びサブワードディコーダ(SW)23の回路図、図9にこれらの信号波形図を示す。
図7にはワード線SWL_1とビット線BLTに接続されたメモリセルを示している。メモリセルはセルトランジスタQ24とセルキャパシタCから構成される。セルトランジスタQ24のゲートにはワード線SWL_1が接続され、ドレインはビット線BLTに接続される。センスアンプ(SA)21はビット線BLT及び反転ビット線BLNの電位差を増幅する。スタンバイ期間におけるビット線BLT及び反転ビット線BLNは、ビット線イコライズ信号VBEQによりNトランジスタQ21、Q22,Q23が活性化し、プリチャージ電位VBLPに保持されている。つまりビット線BLT及び反転ビット線BLNは、ワード線が選択されていない期間(スタンバイ状態にある期間)には、プリチャージ電位VBLPに充電される。
ワード線SWL_1、SWL_2はサブワードディコーダ(SW)23_1、23_2によりそれぞれ選択され、活性化する。サブワードディコーダ(SW)23_1、23_2は、メインワードディコーダ(MW)22からの出力信号MWLBPとワード線起動信号FXT_1、FXT_2及び反転ワード線起動信号FXB_1、FXB_2により動作する。メインワードディコーダ(MW)22からの出力信号MWLBPがロウレベルで、ワード線起動信号FXT_1がハイレベルのときに、ワード線SWL_1が選択されハイレベルとなる。
図8に示すメインワードディコーダ(MW)22はPトランジスタQ25、Q26と、NトランジスタQ27、Q28と、インバータ回路(INV)24,25とから構成される。電源電位VPPと群選択信号XMATSELとの間に電源側から順にPトランジスタQ25、NトランジスタQ27、Q28と直列に接続される。PトランジスタQ25のゲートにはプリチャージ信号PRECH,NトランジスタQ27のゲートには第1のXアドレスプリディコーダ出力信号XPRED1、NトランジスタQ28のゲートには第2のXアドレスプリディコーダ出力XPRED2をそれぞれ入力する。
PトランジスタQ26はそのソースとドレインがPトランジスタQ25と共通接続され、ソースは電源VPP、ゲートはインバータ回路(INV)24の出力に接続される。PトランジスタQ25、Q26のドレインからの出力は、インバータ回路(INV)24に入力され、その出力はさらにインバータ回路(INV)25に入力される。インバータ回路(INV)25の出力がメインワードディコーダ(MW)22からの出力信号MWLBPとなる。
サブワードディコーダ(SW)23はPトランジスタQ29と、NトランジスタQ30、Q31とから構成される。メインワードディコーダ(MW)22からの出力信号MWLBPと、ワード線起動信号FXTと、反転ワード線起動信号FXBとが入力され、選択されたワード線SWLがハイレベルに活性化される。ワード線起動信号FXTと接地電位VSSとの間にPトランジスタQ29と、NトランジスタQ30からなるインバータ回路が構成され、メインワードディコーダ(MW)22からの出力信号MWLBPが入力される。PトランジスタQ29とNトランジスタQ30のドレインからワード線(SWL)が出力される。NトランジスタQ31はワード線(SWL)と接地電位VSSとの間に接続され、ゲートには反転ワード線起動信号FXBが入力される。
図9の動作波形図を参照してショート不良が無い場合、すなわち通常の動作におけるワード線が選択される状態を説明する。メインワードディコーダ(MW)22には、プリチャージ信号PRECH,第1及び第2のXアドレスプリディコーダ出力信号XPRED1、XPRED2としてハイレベル、群選択信号XMATSELとしてロウレベルが入力される。トランジスタQ25がオフ、トランジスタQ27とQ28がオンすることでインバータ回路(INV)24の入力はロウレベルとなる。インバータ回路(INV)24の出力はハイレベルとなり、インバータ回路(INV)25からの出力MWLBPはロウレベルを出力する。
サブワードディコーダ(SW)23には、ロウレベルの出力MWLBP、ハイレベルのワード線起動信号FXT、ロウレベルの反転ワード線起動信号FXBが入力される。トランジスタQ29がオンし、トランジスタQ30とQ31はオフすることでワード線SWLがハイレベルに活性化される。メモリセルがアクティブ期間にはプリチャージ信号PRECHはハイレベル(ビット線イコライズ信号VBEQはロウレベル)となる。アドレスとして選択されたプリディコーダ出力信号XPREDとワード線起動信号FXTがハイレベルとなることで、ワード線SWLが選択される。ワード線SWLが選択される場合には、メインワードディコーダ出力信号MWLBPはロウレベル、ワード線(SWL)はハイレベルとなる。ワード線が非選択の場合には、出力信号MWLBPはハイレベル、ワード線(SWL)はロウレベルとなる。
上記したようにメモリセルがスタンバイ状態でワード線が非選択の場合には、ワード線(SWL)はロウレベル、ビット線BLT及び反転ビット線BLNはプリチャージ電位VBLPとなる。そのためにワード線とビット線間にショート不良が発生した場合には、ビット線のプリチャージ電位VBLPからワード線(SWL)のロウレベルへ不具合電流が流れることになる。ワード線とビット線のショート箇所1箇所に付き〜25μA程度の電流値になる。例えば512MビットDRAMでは、チップあたりワード線とビット線のショート箇所は、2箇所程度にあることから、この不具合電流として〜50μA程度の電流が流れることになる。
一方、モバイルDRAMと呼ばれる携帯機器に使用されるDRAMは電池駆動のために、その消費電流の低減が望まれている。この低消費電流DRAMのスタンバイ状態の消費電流スペックは、温度にもよるが、45℃程度の常温においては512MビットDRAMの場合、200μA程度である。従ってこの不具合電流〜50μAは、消費電流スペックの25%にもなってしまう。そのため対策をほどこさなければ消費電流スペックオーバーとなり、歩留が悪く、コスト的に採算が合わず、生産上の大きな問題となる。そのためにリダンダンシ回路に置換された不良セルにおける不具合電流を低減させる方策が望まれている。
リダンダンシ回路やサブメモリアレイに関する先行特許文献として下記がある。特許文献1(特開2002−100199)にはリダンダンシサブワード選択回路数を少なくした技術が開示されている。特許文献2(特開平9−36328)では非選択状態のメインワード線とサブワード線とをともに接地電位とし、リーク電流を流れなくしている。特許文献3(特開2000−173290)には、リダンダンシワードドライバとメインワードドライバの選択方法が開示されている。特許文献4(特開2000−100195)にはリダンダンシ回路をサブワード線単位に活性及び非活性化している。また特許文献5(特開平3−25793)では、サブワードに分割されたビット線毎にサブワード制御信号により、サブメモリセルアレイからの出力をトライステート出力回路から出力している。しかしこれらの先行特許文献においては、本願発明の技術思想は何ら開示されていない。
上記したように、携帯機器に搭載される半導体記憶装置は消費電流の低減が求められている。しかしリダンダンシ回路に置換された不良セルにおいてスタンバイ時にリーク電流が発生し、消費電流がスペックオーバーし、歩留まりが低下するという問題がある。
本発明の目的は上記した問題に鑑み、リダンダンシ回路に置換された不良セルのリーク電流を発生させないワードディコーダ回路を備えた半導体記憶装置を提供することである。
本発明は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本発明に含まれることは言うまでもない。
本発明の半導体記憶装置は、第1と第2の出力信号を出力するメインワードディコーダ回路と、前記第1の出力信号を入力される負荷トランジスタと前記第2の出力信号を入力されるドライバトランジスタとを有するサブワードディコーダ回路とを備え、前記サブワードディコーダ回路からのワード線レベルをハイレベル、ロウレベル及びハイインピダンス状態として出力するワードディコーダ回路を有することを特徴とする。
本発明の半導体記憶装置における前記ワードディコーダ回路は、スタンバイ期間にはリダンダンシ回路に置換されたメモリセルアレイのワード線をハイインピダンス状態とすることを特徴とする。
本発明の半導体記憶装置における前記ワードディコーダ回路は、バンクアドレスが活性化される期間には前記ワード線をロウレベルとすることを特徴とする。
本発明の半導体記憶装置における前記バンクアドレスが活性化される期間は、メモリセルアレイのワード線が活性化されるアクティブ期間を含むことを特徴とする。
本発明の半導体記憶装置における前記サブワードディコーダ回路は、ワード線と接地電位との間に前記第1の出力信号を制御信号とするトランジスタと前記バンクアドレスを制御信号とするトランジスタとにより前記ワード線をロウレベルとすることを特徴とする。
本発明の半導体記憶装置における前記メインワードディコーダ回路は、プリディコーダ回路からのプリディコーダ選択信号と、リダンダンシ回路に置換されたどうかの選択信号を入力され、前記選択信号がリダンダンシ回路に置換されたワード線であることを示す場合には前記第1と第2の出力信号レベルを固定し、前記選択信号がリダンダンシ回路に置換されたワード線でないことを示す場合には前記プリディコーダ選択信号の論理処理により前記第1と第2の出力信号を出力することを特徴とする。
本発明の半導体記憶装置においては、前記選択信号がリダンダンシ回路に置換されたワード線でないことを示し、前記プリディコーダ選択信号が選択状態であれば前記第1及び第2の出力信号としてロウレベルを出力し、前記サブワードディコーダ回路はワード線起動信号及び反転ワード線信号により前記ワード線の出力レベルを出力することを特徴とする。
本発明の半導体記憶装置の前記サブワードディコーダ回路における前記負荷トランジスタのソース、ドレイン、ゲートはそれぞれ前記ワード線起動信号、ワード線出力節点、前記第1の出力信号に接続され、前記ドライバトランジスタのドレイン、ソース、ゲートはそれぞれ前記ワード線、接地電位、前記第2の出力信号に接続され、さらに第1及び第2のトランジスタを備え、前記第1のトランジスタのドレイン、ソース、ゲートがそれぞれ前記ワード線、前記第2のトランジスタのドレイン、前記反転ワード線信号に接続され、前記第2のトランジスタのドレイン、ソース、ゲートがそれぞれ前記第1のトランジスタのソース、前記第1及び第2の出力信号を論理処理した論理信号、接地電位に接続され、前記ワード線の出力レベルを出力することを特徴とする。
本発明の半導体記憶装置においては、前記選択信号はリダンダンシ回路のフューズに記憶されたアドレス情報により作成されることを特徴とする。
本発明においては、ビット線とワード線間のショート不良のためリダンダンシ回路に置換されたメモリセルアレイのスタンバイ状態のワード線をハイインピダンス(Hi-z)状態とする。そのことで、ショートしているビット線とワード線間に流れる不具合電流を防止する効果がある。スタンバイ状態のワード線をハイインピダンス(Hi-z)状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が実現できる。
以下本発明のワードディコーダ回路を備えた半導体記憶装置について、図を参照して説明する。
本発明の実施例1について図1〜図5を参照して説明する。図1に本発明のメインワードディコーダおよびサブワードディコーダを含むメモリセルアレイ周りのブロック図、図2にメインワードディコーダ(MW)2、サブワードディコーダ(SW)3の回路図を示す。これらの信号動作波形として、図3にワード線にショート不良がない場合、図4にワード線にショート不良がある場合の波形図を示し、図5にワード線にショート不良がある場合のワード線の波形図を示す。本発明におけるリダンダンシ回路は、メインワードディコーダで選択されるワード線単位(ワード群)に置換されたものとして説明する。
図1のメモリセルアレイ周りの構成を説明する。メモリセルはセルトランジスタQ4とセルキャパシタCから構成され、ワード線SWL_1とビット線BLTに接続されている。セルトランジスタQ4のゲートにはワード線SWL_1が入力され、メモリセルのビット線BLTはセンスアンプ(SA)1へ入力する。センスアンプ(SA)1はビット線BLT及び反転ビット線BLNの電位差を増幅する。ビット線BLT及び反転ビット線BLNは、非アクティブ期間にはビット線イコライズ信号VBEQによりNトランジスタQ1、Q2,Q3が活性化し、プリチャージ電位VBLPに充電保持されている。
ワード線SWL_1、SWL_2はサブワードディコーダ(SW)3_1、3_2によりそれぞれ選択され、活性化する。サブワードディコーダ(SW)3_1、3_2は、メインワードディコーダ(MW)2からの出力信号MWLBP/MWLBNと、バンクアドレスBAと、ワード線起動信号FXT_1、FXT_2及び反転ワード線起動信号FXB_1、FXB_2により動作する。ワード線起動信号FXT_1と反転ワード線起動信号FXB_1はサブワードディコーダ(SW)3_1を選択する信号である。同様にワード線起動信号FXT_2と反転ワード線起動信号FXB_2はサブワードディコーダ(SW)3_2を選択する信号である。メインワードディコーダ及びサブワードディコーダで選択されたワード線SWLが活性化され、ワード線に接続されたメモリセルアレイをアクセスする。以下の説明では単に、ワード線SWL、サブワードディコーダ(SW)3、ワード線起動信号FXT、反転ワード線起動信号FXBと総称する。
図2のメインワードディコーダ(MW)2は、PトランジスタQ5、Q6と、NトランジスタQ7、Q8と、インバータ回路(INV)4,5と、ノア回路(NOR)6、7、8から構成される。PトランジスタQ5と、NトランジスタQ7、Q8とは、高位側電源VPPと群選択信号XMATSELとの間に順に直列接続される。群選択信号XMATSELはメインワードディコーダの集まりであるメインワードディコーダ群のうちの、どの1群かを選択するアドレス選択信号である。本発明の群選択信号XMATSELは、アドレス選択信号であるとともにリダンダンシ回路に置換されたかどうかの情報が付加される。半導体記憶装置の電源投入時の、リダンダンシ回路のアドレス比較結果によりリダンダンシ回路に置換された場合には、群選択信号XMATSELはハイレベルに固定される。
PトランジスタQ5のゲートにはプリチャージ信号PRECH,NトランジスタQ7のゲートにはアドレス信号をディコードした第1のXアドレスプリディコーダ出力信号XPRED1、NトランジスタQ8のゲートには第2のXアドレスプリディコーダ出力信号XPRED2がそれぞれ入力される。PトランジスタQ6はそのソースとドレインがPトランジスタQ5のそれぞれと共通接続され、ゲートにはインバータ回路(INV)4の出力が入力される。PトランジスタQ5、Q6のソースは高位側電源VPPに接続される。PトランジスタQ5、Q6のドレイン(ノードA)からの出力は、インバータ回路(INV)4に入力され、その出力はさらにインバータ回路(INV)5に入力される。メインワードディコーダ(MW)2からの出力信号MWLBPとして、インバータ回路(INV)5の出力(ノードB)がサブワードディコーダ(SWD)3に出力される。
ノア回路(NOR)6はインバータ回路(INV)4からの出力と、ノア回路(NOR)7からの出力を入力され、メインワードディコーダ(MW)2からの出力信号MWLBNとして、サブワードディコーダ(SWD)3に出力する。ノア回路(NOR)7はインバータ回路(INV)4からの出力と、ノア回路(NOR)8からの出力を入力され、その出力(ノードC)をノア回路(NOR)6,8に出力する。ノア回路(NOR)8は電源投入時のみに起動される起動リセット信号PONと、ノア回路(NOR)7からの出力を入力され、その出力をノア回路(NOR)7に出力する。
サブワードディコーダ(SW)3はPトランジスタQ9と、NトランジスタQ10、Q11、Q12、Q13、Q14と、インバータ回路(INV)9及びナンド回路(NAND)10から構成される。メインワードディコーダ(MW)2からの出力信号MWLBP/MWLBNと、ワード線起動信号FXTと、反転ワード線起動信号FXBと、バンクアドレスBAとが入力され、ワード線(SWL)として出力する。
PトランジスタQ9のソース、ドレイン、ゲートのそれぞれはワード線起動信号FXT、NトランジスタQ10のドレイン、出力信号MWLBPに接続する。NトランジスタQ10のドレイン、ソース、ゲートのそれぞれはPトランジスタQ9のドレイン、接地電位VSS、出力信号MWLBNに接続する。PトランジスタQ9とNトランジスタQ10のドレインは共通接続され、サブワードディコーダ(SWD)3の出力ワード線(SWL)となる。PトランジスタQ9はワード線(SWL)をハイレベルに駆動する負荷トランジスタであり、NトランジスタQ10はワード線(SWL)をロウレベルに駆動するドライバトランジスタである。
NトランジスタQ11のドレイン、ソース、ゲートのそれぞれはワード線(SWL)、NトランジスタQ12のドレイン、反転ワード線起動信号FXBに接続する。NトランジスタQ12のドレイン、ソース、ゲートのそれぞれはNトランジスタQ11のソース、接地電位VSS、ナンド回路(NAND)10の出力に接続する。NトランジスタQ13のドレイン、ソース、ゲートのそれぞれはワード線(SWL)、NトランジスタQ14のドレイン、出力信号MWLBPに接続する。NトランジスタQ14のドレイン、ソース、ゲートのそれぞれはNトランジスタQ13のソース、接地電位VSS、バンクアドレスBAに接続する。インバータ回路(INV)9は出力信号MWLBNを入力され、ナンド回路(NAND)10に出力する。ナンド回路(NAND)10はインバータ回路(INV)9の出力と出力信号MWLBPとを入力され、出力(ノードD)をNトランジスタQ12に出力する。インバータ回路(INV)9とナンド回路(NAND)10は出力信号MWLBNとMWLBPを論理処理する回路である。
次に、図3〜図5の波形図をも参照してその動作を説明する。最初に通常動作として、ワード線(SWL)を選択するための信号の動きを、図3を参照して説明する。ワード線(SWL)を選択するためには、メインワードディコーダからの出力である出力信号MWLBPがロウレベル、同様に出力信号MWLBNがロウレベル、ワード線(SWL)がハイレベルとなる必要がある。
DRAMを最初に使用する際には、DRAMの電源が投入される。その場合電源投入時の起動リセット信号であるPONがロウからハイに遷移し、その後、電源が所定のレベルに到達してから一定の時間を経過すると、起動リセット信号PONはロウに戻る。この起動リセット信号PONによりノア回路(NOR)7およびノア回路(NOR)8で構成されるフリップフロップ回路はリセットされ、ノードCは初期状態であるハイレベルとなる。また電源投入時には、FUSEに記憶されたアドレス情報を読み出し、メモリセルがリダンダンシ回路に置換されたかどうかを判断し、通常のメモリセルアレイを選択するか、あるいはリダンダンシ回路を選択するかも初期設定される。
初期状態では、プリチャージ信号PRECHがロウレベル、アドレスプリディコーダ出力信号XPRED1とXPRED2がロウレベル、群選択信号XMATSELがハイレベルにあることで、ノードAはハイレベルに保持されている。それで、ノードBはロウレベルの状態にある。従って初期状態の出力信号MWLBPはハイレベルとなる。さらに起動リセット信号PONがロウレベル、ノードBがロウレベルにあることから、ノア回路(NOR)7の出力であるノードCはハイレベルとなる。ノードCがハイレベルであるので、初期状態の出力信号MWLBNはロウレベルとなる。ここで、初期設定の信号を電源の立ち上がりに発生する信号PON信号としたが、メモリの初期設定の信号、例えばMRS信号などで置き換えることも可能である。
DRAMからメモリデータを読み出す、または書き込む場合、最初に該当アドレスのワード線が活性化され、該当ワード線はロウレベルから、ハイレベルに変化する。ワード線が活性化される期間をアクティブ期間という。プリチャージ信号PRECHはロウレベルからハイレベルへ、Xアドレスプリディコーダ出力信号XPRED1およびXPRED2は共にロウレベルからハイレベルへ、群選択信号XMATSELはハイレベルからロウレベルへそれぞれ遷移する。その結果、ノードAはハイレベルからロウレベルへ、ノードBはロウレベルからハイレベルへ、ノードCはハイレベルからロウレベルへ遷移する。その結果、出力信号MWLBPはハイレベルからロウレベルへ遷移し、出力信号MWLBNはロウレベルを保持する。メインディコーダは選択状態であるロウレベルを出力する。
続いて、サブワードディコーダ側の動きを同様に説明する。サブワードディコーダ(SW)3には、メインワード出力信号MWLBP/MWLBN、バンクアドレスBA、さらにワード線起動信号FXT及び反転ワード線起動信号FXBが入力される。電源投入後は、出力信号MWLBPおよび出力信号MWLBNはそれぞれ、ハイレベルおよびロウレベルにある。さらに、ノードDはロウレベルにあることから、ワード線SWLを駆動するトランジスタは存在しない。すなわち、ワード線SWLはハイインピダンスになり、Hi-zレベルまたは不定のレベルになっている。
さらにワード線を活性化する前にはかならずバンクアドレスBAがロウレベルからハイレベルに遷移する。バンクアドレスBAがロウレベルからハイレベルに駆動されれば、NトランジスタQ13およびQ14はともにオンすることから、ワード線SWLはロウレベルに駆動される。このように初期設定の後、メインワードディコーダからのメインワード出力信号MWLBPおよび出力信号MWLBNのロウレベルが入力される。さらにワード線起動信号FXTがロウレベルからハイレベルへ、反転ワード線起動信号FXBがハイレベルからロウレベルへ遷移する。トランジスタQ9がオン、トランジスタQ10、Q11,Q13がオフすることでワード線SWLはハイレベルとなる。ワード線が選択される。このようにして選択されたワード線SWLがロウレベルからハイレベルに立ち上がる。
以上基本的な動作について説明したが、NチャネルトランジスタQ11およびQ12で構成されたパスの動作を、図1を参照して説明する。NチャネルトランジスタQ11およびQ12は、リダンダンシ回路に置換されて無い場合におけるメインワードディコーダに接続された複数のサブワードディコーダを選択するパスである。図1においては2つのサブワードディコーダ(SW)13_1、13_2が接続されている。このように一般的にはメインワード出力信号MWLBPおよびMWLBNには複数のサブワードディコーダが接続されている。この複数のサブワードディコーダの活性/非活性を、ワード線起動信号FXT_1、FXT_2および反転ワード線起動信号FXB_1、FXB_2により選択するパスがNチャネルトランジスタQ11およびQ12である。
ワード線SWL_1とSWL_2には、メインワード出力信号MWLBP/MWLBN、バンクアドレスBAは共通に入力される。さらにワード線SWL_1には、ワード線起動信号FXT_1、反転ワード線起動信号FXB_1が入力される。ワード線SWL_2には、ワード線起動信号FXT_2、反転ワード線起動信号FXB_2が入力される。ワード線SWL_1が選択活性化状態にある場合、ワード線起動信号FXT_1はハイレベル、FXT_2はロウレベルに、FXB_1はロウレベル、FXB_2はハイレベルである。一方ワード線SWL_2はロウレベルにある必要があり、ロウレベルに駆動する部分が必要である。この場合ハイレベルにある反転ワード線起動信号FXB_2が入力されるNトランジスタQ11と同じくハイレベルにあるノードDが入力されるNトランジスタQ12との直列接続により、ワード線SWL_2をロウレベルにする。
つづいて、ワード線の非活性化、すなわちリセットの動作として選択されたワード線SWLがハイレベルからロウレベルへの立ち下がりを説明する。ワード線の活性化と逆の動きとなるが、順番に説明すると、Xアドレスプリディコーダ出力信号XPRED1およびXPRED2がハイレベルからロウレベルへ、群選択信号XMATSELがロウレベルからハイレベルへ遷移する。Xアドレスプリディコーダ出力信号XPRED1およびXPRED2がロウレベルに遷移した後には、プリチャージ信号PRECHはハイレベルからロウレベルへ遷移する。この動きを受けて、ノードAがロウレベルからハイレベルへ、ノードBがハイレベルからロウレベルへ遷移する。
ノードCはロウレベルが保持される。その結果、出力信号MWLBPおよび出力信号MWLBNは、いずれもロウレベルからハイレベルへ駆動される。出力信号MWLBPおよび出力信号MWLBNが駆動されるのとほぼ同時刻にワード線起動信号FXTはハイレベルからロウレベルへ、反転ワード線起動信号FXBはロウレベルからハイレベルへ駆動される。その結果、ワード線SWLはハイレベルからロウレベルへ駆動される。バンクアドレスBAはその後、ハイレベルからロウレベルへ駆動される。
つづいて、ワード線SWLにビット線とのショート不良(クロス不良)がある場合を図1、図2、図4および図5を使用して説明する。ショート不良がある場合も、図3と図4を比較すれば理解されるが、プリチャージ信号PRECH、Xアドレスプリディコーダ出力信号XPRED1、XPRED2、バンクアドレスBA、ワード線起動信号FXT、反転ワード線起動信号FXBに関しては、同じ動作波形である。ショート不良有の場合には、ワード線SWLのレベルをバンクアドレスBAがハイレベルにある期間以外、すなわちバンクアドレスBAがロウレベルにある期間はすべて不定またはHi-zレベルにしていることである。
ワード線SWLのレベルをHi-zレベルにするために電源投入時の初期設定として、群選択信号XMATSELをハイレベル固定とする。欠陥が存在するアドレスでは、FUSEからの信号により、リダンダンシ選択(冗長ワード線への置き換えを行う動作)が起動し、群選択信号XMATSELがその動きにより起動を止められ、ハイレベル固定となる。FUSEからの信号とは、予備ウエハプローブ試験(または、リダンダンシ判定ウエハ試験)にて、どこのアドレスに欠陥があるか試験し、そのアドレスをFUSEに記憶させることで作成される。これらの設定は電源が投入されたときの初期設定として行われる。その情報は装置内部に保持される。
群選択信号XMATSELがハイレベルに保持されると、図2のノードAはハイレベル、ノードBはロウレベル、ノードCはハイレベルにそれぞれ保持される。その結果、出力信号MWLBPはハイレベルに、出力信号MWLBNはロウレベルに保持され、ノードDがロウレベルに保持されたままになる。したがって、バンクアドレスBAがハイレベルにある期間以外は、ワード線SWLは不定またはHi-zレベルになる。
図5に、ワード線SWLの動作波形をより詳しく示す。(A)として欠陥がありリダンダンシ回路に置換され、非選択となるワード線と、(B)として欠陥がなく選択されるワード線を示す。欠陥あり(ショート不良あり)のワード線は、無欠陥のワード線が活性化される期間以外は、不定のレベル(Hi-zレベル)とする。またこのときビット線とのショート不良があり、ワード線とビット線はショートしている。そのためワード線は、ビット線のスタンバイ時のレベルであるプリチャージ電位VBLPレベルに変化する。ワード線が選択される期間には、接地電位VSSレベルに駆動される。
ここで、特に、接地電位VSSレベルに保持される期間は、ワード線が駆動される時間(アクティブ期間)を含み、より長くなっている。これは、該当する非選択ワード線がプリチャージ電位VBLPレベルから接地電位VSSレベルに遷移する際のアレイ部への容量結合によるカップルノイズによる読み出し信号の損失を起こさないために必要なことである。その時間は該当する非選択ワード線が接地電位VSSレベルに遷移する時間の相当するわずかな時間でよい。ここではワード線が駆動される時間をアクティブ期間、バンクアドレスBAが非活性化された期間をスタンバイ期間と呼ぶ。
次に、このようなビット線とワード線とが高抵抗でショートしているのを検出する方法を説明する。例えば、MRS信号により専用のテストモードに設定し、外部コマンドで非選択ワード線をフローティングとすることで可能となる。まず全セルにセルデータ“High”を書き込む。その後MRS信号によりワード線をフローティングとし、適当なスタンバイ時間を置く。ワード線とビット線にショートがあると、そのワード線はビット線と同じプリチャージ電位VBLPレベルとなる。ここでビット線のプリチャージ電位VBLPレベルは、メモリセルトランジスタの閾値電位Vthより大きい電位とする。
その後セルにアクセスし、セルデータを読み出す。この時、ビット線対の両方のセルを一度ずつ読み出すと、2回のうちどちらかでビット線は0Vになる(リフレッシュされるのでビット線は片方がHigh、片方がLowとなる)。このときにアクセスされていないワード線の中にビット線とショートしているものがあればワード線がVthより高いプリチャージ電位VBLPレベルとなっているので必ずセルHighのレベルはLow(0V)になる。その後にプリチャージ状態でビット線がHigh状態になってもセルはVBLP−Vthより高いレベルにはならず、その後セルをアクセスすれば、ビット線とショートのあったワード線はセルLowと判定されるので、ワード線とビット線のショートがあったことが分かる。このような不良ワードをメインワード単位で置き換えれば、本発明には最適となる。
本実施例においては、ショート不良がありリダンダンシ回路に置換されたメモリセルアレイのスタンバイ状態のワード線をハイインピダンス(Hi-z)状態とする。そのためワード線はショートしているビット線のプリチャージ電位まで上昇するが、定常的なショート電流が流れることはない。スタンバイ状態のワード線をハイインピダンス(Hi-z)状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が得られる。
次に、本発明の第2の実施例について図6を参照して詳細に説明する。図6は本発明の第2の実施例によるメインワードディコーダおよびサブワードディコーダの回路構成を示すブロック図である。本実施例は、メインワードディコーダの回路を他の回路に置き換えた実施例である。サブワードディコーダは実施例1と同一であり、同じ符号としその説明は省略する。
まず、メインワードディコーダ(MW)61はその内部にXアドレスプリディコード部(PRE-D)62を備える。Xアドレスプリディコード部(PRE-D)62は、3入力ナンド回路(NAND)63とインバータ回路(INV)64から構成する。3入力ナンド回路(NAND)63は図示していないXアドレスプリディコーダからのXアドレスプリディコード信号であるXPRED61、XPRED62、XPRED63を入力され、その出力をインバータ回路(INV)64に出力する。このXアドレスプリディコーダの具体的回路構成は特に限定されない。
さらに、Xアドレスプリディコード部(PRE-D)62の出力はノア回路(NOR)66,67に入力される。ノア回路(NOR)66にはさらに選択信号MODEをインバータ回路(INV)65で反転した信号が入力され、出力信号MWLBPをサブワードディコーダ3に出力する。ノア回路(NOR)67にはさらに選択信号MODEが入力され、出力信号MWLBNをサブワードディコーダ3に出力する。
ここで選択信号MODEは、ショート不良を有するワード線を活性化出力するメインワードディコーダをディスエーブル(非活性)にする信号である。電源投入時の初期設定としてFUSEに記憶されたアドレス情報を読み出し、メモリセルアレイがリダンダンシ回路に置換されたかどうかを判断することで初期設定される。選択信号MODEは、メタルFUSEやアンチFUSE(電気FUSE)などのフューズで記憶させてもよい。どのように記憶させ、選択信号MODEを作るかは特に限定されない。この選択信号MODEにより、ワード線SWLにショート不良があり、不具合電流が流れる場合には信号MWLBPをハイレベルに固定、信号MWLBNをロウレベルに固定するものであればよい。
したがって本実施例におけるメインワードディコーダからの信号MWLBP、信号MWLBNは実施例1と同様に動作する。これらの信号を入力されるサブワードディコーダは実施例1と同一であることから、実施例1と同じ全体動作、効果が得られることになる。スタンバイ状態のワード線をハイインピダンス(Hi-z)状態とすることができる。ハイインピダンス(Hi-z)状態とするワードディコーダ回路を備えることで、半導体記憶装置のスタンバイ電流が削減できる。
以上実施例1,2として説明したが、メインワードディコーダ、サブワードディコーダ回路は本発明の趣旨を逸脱しない範囲で様々な回路構成が可能である。またワード線とビット線間とのショート不良をリダンダンシ回路に置換し、その不良ワード線をハイインピダンス状態とした。しかしリダンダンシ回路に置換させられた全てのワード線に適用してもよい。ワード線とビット線間のショート不良を発見するのはかなり困難である。例えばショート不良が高抵抗の場合には、高抵抗であるため顕著なワード線不良として現れないで動作マージンが不足となって現れる。しかし、このような不良は長時間使用し、ワード線が活性化される度に電流が流れ、次第に抵抗が小さくなり、不良に発展する可能性が強い。このような不良の場合にも、初期に発見してリダンダンシと置き換えることが望ましい。そのワード線をハイインピダンスにすることで、その後の抵抗値の減少を抑止されることから半導体記憶装置の信頼性の向上が期待できる。
本発明においては、ショート不良がありリダンダンシ回路に置換されたメモリセルアレイのワード線を、スタンバイ時にはハイインピダンス(Hi-z)状態とする。そのためワード線はショートしているビット線のプリチャージ電位まで上昇するが、定常的なショート電流が流れることはない。スタンバイ状態のワード線をハイインピダンス(Hi-z)状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が得られる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。
1 センスアンプ(SA)
2、22、61 メインワードディコーダ(MW)
3、23 サブワードディコーダ(SW)
4、5、9、64、65 インバータ回路(INV)
6、7、8、67 ノア回路(NOR)
10、63、66 ナンド回路(NAND)
62 Xアドレスプリディコーダ(PRE−D)
Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q11、Q12、Q13、Q14、Q21、Q22、Q23、Q24、Q25、Q26、Q27、Q28、Q29、Q30、Q31 トランジスタ
2、22、61 メインワードディコーダ(MW)
3、23 サブワードディコーダ(SW)
4、5、9、64、65 インバータ回路(INV)
6、7、8、67 ノア回路(NOR)
10、63、66 ナンド回路(NAND)
62 Xアドレスプリディコーダ(PRE−D)
Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q11、Q12、Q13、Q14、Q21、Q22、Q23、Q24、Q25、Q26、Q27、Q28、Q29、Q30、Q31 トランジスタ
Claims (9)
- 半導体記憶装置において、第1と第2の出力信号を出力するメインワードディコーダ回路と、前記第1の出力信号を入力される負荷トランジスタと前記第2の出力信号を入力されるドライバトランジスタとを有するサブワードディコーダ回路とを備え、前記サブワードディコーダ回路からのワード線レベルをハイレベル、ロウレベル及びハイインピダンス状態として出力するワードディコーダ回路を有することを特徴とする半導体記憶装置。
- 前記ワードディコーダ回路は、スタンバイ期間にはリダンダンシ回路に置換されたメモリセルアレイのワード線をハイインピダンス状態とすることを特徴とする請求項1に記載の半導体記憶装置。
- 前記ワードディコーダ回路は、バンクアドレスが活性化される期間には前記ワード線をロウレベルとすることを特徴とする請求項2に記載の半導体記憶装置。
- 前記バンクアドレスが活性化される期間は、メモリセルアレイのワード線が活性化されるアクティブ期間を含むことを特徴とする請求項3に記載の半導体記憶装置。
- 前記サブワードディコーダ回路は、ワード線と接地電位との間に前記第1の出力信号を制御信号とするトランジスタと前記バンクアドレスを制御信号とするトランジスタとにより前記ワード線をロウレベルとすることを特徴とする請求項3に記載の半導体記憶装置。
- 前記メインワードディコーダ回路は、プリディコーダ回路からのプリディコーダ選択信号と、リダンダンシ回路に置換されたどうかの選択信号を入力され、前記選択信号がリダンダンシ回路に置換されたワード線であることを示す場合には前記第1と第2の出力信号レベルを固定し、前記選択信号がリダンダンシ回路に置換されたワード線でないことを示す場合には前記プリディコーダ選択信号の論理処理により前記第1と第2の出力信号を出力することを特徴とする請求項1に記載の半導体記憶装置。
- 前記選択信号がリダンダンシ回路に置換されたワード線でないことを示し、前記プリディコーダ選択信号が選択状態であれば前記第1及び第2の出力信号としてロウレベルを出力し、前記サブワードディコーダ回路はワード線起動信号及び反転ワード線信号により前記ワード線の出力レベルを出力することを特徴とする請求項6に記載の半導体記憶装置。
- 前記サブワードディコーダ回路における前記負荷トランジスタのソース、ドレイン、ゲートはそれぞれ前記ワード線起動信号、ワード線出力節点、前記第1の出力信号に接続され、前記ドライバトランジスタのドレイン、ソース、ゲートはそれぞれ前記ワード線、接地電位、前記第2の出力信号に接続され、さらに第1及び第2のトランジスタを備え、前記第1のトランジスタのドレイン、ソース、ゲートがそれぞれ前記ワード線、前記第2のトランジスタのドレイン、前記反転ワード線信号に接続され、前記第2のトランジスタのドレイン、ソース、ゲートがそれぞれ前記第1のトランジスタのソース、前記第1及び第2の出力信号を論理処理した論理信号、接地電位に接続され、前記ワード線の出力レベルを出力することを特徴とする請求項7に記載の半導体記憶装置。
- 前記選択信号はリダンダンシ回路のフューズに記憶されたアドレス情報により作成されることを特徴とする請求項6に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006078383A JP2007257707A (ja) | 2006-03-22 | 2006-03-22 | 半導体記憶装置 |
US11/723,609 US7463529B2 (en) | 2006-03-22 | 2007-03-21 | Word line driving circuit putting word line into one of high level, low level and high impedance |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006078383A JP2007257707A (ja) | 2006-03-22 | 2006-03-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007257707A true JP2007257707A (ja) | 2007-10-04 |
Family
ID=38533206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006078383A Pending JP2007257707A (ja) | 2006-03-22 | 2006-03-22 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7463529B2 (ja) |
JP (1) | JP2007257707A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008146784A (ja) * | 2006-12-13 | 2008-06-26 | Elpida Memory Inc | 半導体記憶装置 |
EP2045111A2 (en) | 2007-10-01 | 2009-04-08 | Nissan Motor Co., Ltd. | Fuel tank |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007293933A (ja) * | 2006-04-21 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US8108738B2 (en) | 2007-06-26 | 2012-01-31 | International Business Machines Corporation | Data eye monitor method and apparatus |
US8010875B2 (en) | 2007-06-26 | 2011-08-30 | International Business Machines Corporation | Error correcting code with chip kill capability and power saving enhancement |
US8103832B2 (en) | 2007-06-26 | 2012-01-24 | International Business Machines Corporation | Method and apparatus of prefetching streams of varying prefetch depth |
US8509255B2 (en) | 2007-06-26 | 2013-08-13 | International Business Machines Corporation | Hardware packet pacing using a DMA in a parallel computer |
US7802025B2 (en) | 2007-06-26 | 2010-09-21 | International Business Machines Corporation | DMA engine for repeating communication patterns |
US8230433B2 (en) | 2007-06-26 | 2012-07-24 | International Business Machines Corporation | Shared performance monitor in a multiprocessor system |
US7877551B2 (en) | 2007-06-26 | 2011-01-25 | International Business Machines Corporation | Programmable partitioning for high-performance coherence domains in a multiprocessor system |
US7873843B2 (en) * | 2007-06-26 | 2011-01-18 | International Business Machines Corporation | Static power reduction for midpoint-terminated busses |
US8468416B2 (en) | 2007-06-26 | 2013-06-18 | International Business Machines Corporation | Combined group ECC protection and subgroup parity protection |
US7793038B2 (en) | 2007-06-26 | 2010-09-07 | International Business Machines Corporation | System and method for programmable bank selection for banked memory subsystems |
US7827391B2 (en) | 2007-06-26 | 2010-11-02 | International Business Machines Corporation | Method and apparatus for single-stepping coherence events in a multiprocessor system under software control |
US8140925B2 (en) | 2007-06-26 | 2012-03-20 | International Business Machines Corporation | Method and apparatus to debug an integrated circuit chip via synchronous clock stop and scan |
US7984448B2 (en) | 2007-06-26 | 2011-07-19 | International Business Machines Corporation | Mechanism to support generic collective communication across a variety of programming models |
US8458282B2 (en) | 2007-06-26 | 2013-06-04 | International Business Machines Corporation | Extended write combining using a write continuation hint flag |
US8756350B2 (en) | 2007-06-26 | 2014-06-17 | International Business Machines Corporation | Method and apparatus for efficiently tracking queue entries relative to a timestamp |
US7886084B2 (en) | 2007-06-26 | 2011-02-08 | International Business Machines Corporation | Optimized collectives using a DMA on a parallel computer |
US8032892B2 (en) | 2007-06-26 | 2011-10-04 | International Business Machines Corporation | Message passing with a limited number of DMA byte counters |
US20090243694A1 (en) * | 2008-03-31 | 2009-10-01 | Todd Mellinger | Voltage converting driver apparatus |
ITTO20080645A1 (it) * | 2008-08-29 | 2010-02-28 | St Microelectronics Srl | Decodificatore di riga per dispositivi di memoria non volatili, in particolare del tipo a cambiamento di fase |
KR100968468B1 (ko) * | 2008-12-30 | 2010-07-07 | 주식회사 하이닉스반도체 | 비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치 |
KR101847183B1 (ko) * | 2012-02-21 | 2018-04-09 | 에스케이하이닉스 주식회사 | 워드라인 구동 회로 |
US9330783B1 (en) | 2014-12-17 | 2016-05-03 | Apple Inc. | Identifying word-line-to-substrate and word-line-to-word-line short-circuit events in a memory block |
US9390809B1 (en) | 2015-02-10 | 2016-07-12 | Apple Inc. | Data storage in a memory block following WL-WL short |
US9529663B1 (en) | 2015-12-20 | 2016-12-27 | Apple Inc. | Detection and localization of failures in 3D NAND flash memory |
US9996417B2 (en) | 2016-04-12 | 2018-06-12 | Apple Inc. | Data recovery in memory having multiple failure modes |
US10755787B2 (en) | 2018-06-28 | 2020-08-25 | Apple Inc. | Efficient post programming verification in a nonvolatile memory |
US10762967B2 (en) | 2018-06-28 | 2020-09-01 | Apple Inc. | Recovering from failure in programming a nonvolatile memory |
US10936455B2 (en) | 2019-02-11 | 2021-03-02 | Apple Inc. | Recovery of data failing due to impairment whose severity depends on bit-significance value |
US10937476B2 (en) | 2019-06-24 | 2021-03-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10915394B1 (en) | 2019-09-22 | 2021-02-09 | Apple Inc. | Schemes for protecting data in NVM device using small storage footprint |
KR20210079436A (ko) * | 2019-12-19 | 2021-06-30 | 삼성전자주식회사 | 메모리 장치 |
US11205470B2 (en) * | 2020-04-20 | 2021-12-21 | Micron Technology, Inc. | Apparatuses and methods for providing main word line signal with dynamic well |
US11550657B1 (en) | 2021-09-01 | 2023-01-10 | Apple Inc. | Efficient programming schemes in a nonvolatile memory |
US11990175B2 (en) | 2022-04-01 | 2024-05-21 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04155692A (ja) * | 1990-10-18 | 1992-05-28 | Nec Ic Microcomput Syst Ltd | 半導体メモリの行デコーダ回路 |
JPH08102529A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体記憶装置 |
JP2004039204A (ja) * | 2002-07-05 | 2004-02-05 | Hynix Semiconductor Inc | ワードライン駆動回路 |
WO2004077444A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置及びそのリフレッシュ方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2708232B2 (ja) | 1989-06-23 | 1998-02-04 | 三菱電機株式会社 | 半導体記憶装置 |
US5506816A (en) * | 1994-09-06 | 1996-04-09 | Nvx Corporation | Memory cell array having compact word line arrangement |
JP3102302B2 (ja) * | 1995-06-07 | 2000-10-23 | 日本電気株式会社 | 半導体記憶装置 |
JPH0936328A (ja) | 1995-07-14 | 1997-02-07 | Hitachi Ltd | ダイナミック型ram |
KR100246311B1 (ko) * | 1996-09-17 | 2000-03-15 | 김영환 | 반도체 메모리소자 |
JP3908338B2 (ja) * | 1997-06-30 | 2007-04-25 | 富士通株式会社 | 半導体記憶装置 |
JP2000100195A (ja) | 1998-09-22 | 2000-04-07 | Nec Corp | 冗長回路を有する半導体記憶装置 |
JP3360035B2 (ja) | 1998-12-10 | 2002-12-24 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
US6564331B1 (en) * | 1999-09-24 | 2003-05-13 | Intel Corporation | Low power register file |
JP4569915B2 (ja) * | 2000-08-11 | 2010-10-27 | エルピーダメモリ株式会社 | 半導体記憶装置 |
JP3544929B2 (ja) | 2000-09-27 | 2004-07-21 | Necマイクロシステム株式会社 | 半導体記憶装置およびそのリダンダンシ回路置換方法 |
JP2002133873A (ja) * | 2000-10-23 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US7046578B2 (en) * | 2004-08-23 | 2006-05-16 | Micron Technology, Inc. | Method and apparatus for memory device wordline |
-
2006
- 2006-03-22 JP JP2006078383A patent/JP2007257707A/ja active Pending
-
2007
- 2007-03-21 US US11/723,609 patent/US7463529B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04155692A (ja) * | 1990-10-18 | 1992-05-28 | Nec Ic Microcomput Syst Ltd | 半導体メモリの行デコーダ回路 |
JPH08102529A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体記憶装置 |
JP2004039204A (ja) * | 2002-07-05 | 2004-02-05 | Hynix Semiconductor Inc | ワードライン駆動回路 |
WO2004077444A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置及びそのリフレッシュ方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008146784A (ja) * | 2006-12-13 | 2008-06-26 | Elpida Memory Inc | 半導体記憶装置 |
US7692992B2 (en) | 2006-12-13 | 2010-04-06 | Elpida Memory, Inc. | Semiconductor storage device in which inactive word line potential is set |
EP2045111A2 (en) | 2007-10-01 | 2009-04-08 | Nissan Motor Co., Ltd. | Fuel tank |
Also Published As
Publication number | Publication date |
---|---|
US7463529B2 (en) | 2008-12-09 |
US20070223283A1 (en) | 2007-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007257707A (ja) | 半導体記憶装置 | |
JP4988588B2 (ja) | 静的ランダムアクセスメモリ用のワード線ドライバ回路 | |
US7675801B2 (en) | Semiconductor memory device and refresh method for the same | |
US6850454B2 (en) | Semiconductor memory device with reduced current consumption during standby state | |
KR100647183B1 (ko) | 저전압 구동형 반도체 기억 장치 | |
KR100918469B1 (ko) | 반도체 기억 장치의 시험 방법 및 그 반도체 기억 장치 | |
JP5032004B2 (ja) | 半導体装置、半導体メモリ及びその読み出し方法 | |
US7421636B2 (en) | Semiconductor memory device having a test control circuit | |
JP2785717B2 (ja) | 半導体記憶装置 | |
KR100507379B1 (ko) | 워드라인 구동 회로 | |
JP5073181B2 (ja) | 半導体メモリ素子の漏洩電流制御装置 | |
JP2000276896A (ja) | 半導体記憶装置 | |
JP5127435B2 (ja) | 半導体記憶装置 | |
US7684272B2 (en) | Semiconductor memory device with transfer switch and method of operating the device | |
US6944076B2 (en) | Dynamic semiconductor memory device and bit line precharge method therefor | |
JP2009020957A (ja) | 半導体記憶装置 | |
JP2001176296A (ja) | ストレス試験を行うダイナミックメモリデバイス | |
US6940767B2 (en) | Semiconductor memory device having a plurality of signal lines for writing and reading data | |
KR100518579B1 (ko) | 반도체 장치 및 그 테스트 방법 | |
KR100220950B1 (ko) | 웨이퍼 번인회로 | |
US6667919B1 (en) | Semiconductor memory device and test method thereof using row compression test mode | |
KR100827444B1 (ko) | 반도체 메모리 장치 및 이의 번인 테스트 방법 | |
US6643166B1 (en) | Low power SRAM redundancy repair scheme | |
JP5130570B2 (ja) | 半導体記憶装置 | |
KR100512176B1 (ko) | 대기 전류 불량의 판별 기능을 갖는 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110622 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111026 |