KR100968468B1 - 비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치 - Google Patents

비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치 Download PDF

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본 발명에 따른 비트라인 프리차지 회로는 비트라인 이퀄라이징 신호를 입력 받아 서로 다른 시점에 인에이블 되는 제1 및 제2 프리차지 신호를 생성하는 프리차지 신호 생성부, 상기 제1 프리차지 신호에 응답하여 비트라인 쌍을 연결하고, 상기 비트라인 쌍으로 비트라인 프리차지 전압을 공급하는 제1 프리차지부 및 상기 제2 프리차지 신호에 응답하여 상기 비트라인으로 비트라인 프리차지 전압을 공급하는 제2 프리차지부를 포함한다.
누설 전류, 프리차지

Description

비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치{Precharge Circuit and a Semiconductor Memory Apparatus using the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 비트라인을 프리차지 시키는 비트라인 프리차지 회로에 관한 것이다.
반도체 메모리 장치는 액티브(Active) 동작을 수행하고 나면, 다음 액티브 동작을 수행하기 위해서 프리차지(Precharge) 동작을 수행한다. 일반적으로, 프리차지 커맨드(Precharge Command)가 입력되면 상기 프리차지 동작이 수행되며, 각각 코어전압(VCORE)과 접지전압(VSS) 레벨로 증폭되어 있던 비트라인 쌍(BL, /BL)을 비트라인 프리차지 전압(VBLP, 코어전압의 하프 레벨)으로 유지시키게 된다.
도 1은 종래기술에 따른 비트라인 프리차지 회로의 개략적인 구성을 보여주는 도면이다. 종래기술에 따른 프리차지 회로(10)는 제1 내지 제3 엔모스 트랜지스터(N1, N2, N3)로 구성된다. 상기 제1 엔모스 트랜지스터(N1)는 비트라인 이퀄라이징 신호(BLEQ)가 인에이블 되면 비트라인과 비트바라인(BL, /BL)을 연결시킨다. 상기 제2 및 제3 엔모스 트랜지스터(N2, N3)는 상기 비트라인 이퀄라이징 신호(BLEQ)가 인에이블 되면 상기 비트라인 쌍(BL, /BL)의 전압 레벨을 비트라인 프리차지 전 압(VBLP) 레벨로 유지시킨다. 상기 비트라인 이퀄라이징 신호(BLEQ)는 프리차지 커맨드가 입력되면 비트라인 쌍(BL, /BL)을 프리차지 시키기 위해 인에이블 되고, 액티브 커맨드(Active Command)가 입력되면 디스에이블 되도록 반도체 메모리 장치 내부적으로 생성되는 신호이다. 도 1에서, 워드라인(WL)과 비트라인(BL)간에 쇼트 페일(Short Fail) 발생한 것을 표시하였다. 상기 쇼트 페일은 반도체 메모리 장치가 고집적화 되면서 공정상 발생할 수 있는 것으로, 비트라인(BL)과 워드라인(WL)간에 미세한 브리지(Bridge)가 발생하는 것을 말한다. 상기 쇼트 페일이 발생한 경우, 비트라인 프리차지 전압(VBLP) 레벨로 프리차지 되어있던 비트라인(BL)에서 접지전압(VSS) 레벨의 워드라인(WL)으로 누설 전류(Leakage Current)가 발생하게 된다. 상기 누설 전류는 블리드 커런트(Bleed Current)라고도 하는데, 상기 블리드 커런트가 많아지면 비트라인(BL)의 전압 레벨이 하강되어 다음 액티브 동작을 정상적으로 수행할 수 없게 된다.
상기 문제점을 해결하기 위해서 블리더 트랜지스터(Bleeder Transistor)를 사용한 프리차지 방법이 개발되었다. 도 2는 또 다른 종래기술에 따른 비트라인 프리차지 회로의 개략적인 구성을 보여주는 도면이다. 상기 비트라인 프리차지 회로(20)는 제4 내지 제6 엔모스 트랜지스터(N4~N6) 및 블리더 엔모스 트랜지스터(NB)로 구성되는데, 또 다른 종래기술에서는, 비트라인 쌍(BL, /BL)으로 비트라인 프리차지 전압(VBLP)을 바로 인가 할 수 있도록 하는 것이 아니라, 상기 블리더 트랜지스터(NB)를 통해 상기 비트라인 프리차지 전압(VBLP)을 인가한다. 즉, 상기 블리더 트랜지스터(NB)를 비교적 긴 채널(channel) 길이를 갖는 트랜지스터로 구성 함으로써, 상기 블리더 트랜지스터(NB)를 통한 상기 비트라인 쌍(BL, /BL)으로의 전류 공급량을 줄이는 것이다. 따라서, 상기 비트라인(BL)에서 워드라인(WL)으로 발생하는 전류 누설을 상당부분 감소시키는 것이다.
그러나, 상기 또 다른 종래기술은 비트라인 쌍(BL, /BL)으로 비트라인 프리차지 전압(VBLP)을 공급하는 능력도 떨어지게 되어 프리차지 특성을 악화시키고, 반도체 메모리 장치의 동작 속도를 느리게 만드는 단점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 쇼트 페일에 의한 누설 전류를 감소시키면서도, 비트라인 프리차지 전압을 충분히 공급할 수 있는 비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 비트라인 프리차지 회로는 비트라인 이퀄라이징 신호를 입력 받아 서로 다른 시점에 인에이블 되는 제1 및 제2 프리차지 신호를 생성하는 프리차지 신호 생성부, 상기 제1 프리차지 신호에 응답하여 비트라인 쌍을 연결하고, 상기 비트라인 쌍으로 비트라인 프리차지 전압을 공급하는 제1 프리차지부 및 상기 제2 프리차지 신호에 응답하여 상기 비트라인으로 비트라인 프리차지 전압을 인가하는 제2 프리차지부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인과 워드라인간에 쇼트 페일 발생여부에 따라 비트라인 프리차지 동작을 다르게 수행하는 반도체 메모리 장치로서, 상기 쇼트 페일이 발생하였을 때, 비트라인 이퀄라이징 신호를 입력 받아 제1 및 제2 프리차지 신호를 생성하여 프리차지 동작을 수행하고, 상기 쇼트 페일이 발생하지 않았을 때는, 상기 비트라인 이퀄라이징 신호를 입력 받아 프리차지 동작을 수행하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제1 프리차지부 및 제2 프리차지부를 구비하고, 비트라인과 워드라인간에 쇼트 페일 발생여부에 따라서 비트라인 프리차지 동작을 다르게 수행하는 반도체 메모리 장치로서, 상기 쇼트 페일이 발생하였을 때, 상기 제1 및 제2 프리차지부를 통해 상기 비트라인 프리차지 동작을 수행하고, 상기 쇼트 페일이 발생하지 않았을 때는, 상기 제1 프리차지부를 통해 상기 비트라인 프리차지 동작을 수행하는 것을 특징으로 한다.
본 발명에 의하면, 비트라인 쌍을 빠르게 프리차지 시키면서도 비트라인과 워드라인간 발생한 쇼트 페일에 의한 전류 누설을 감소시킬 수 있는 효과가 있다.
또한, 상기 쇼트 페일 발생여부에 따라 프리차지 방법을 달리하여 반도체 메모리 장치의 성능을 보장할 수 있는 효과가 있다.
도 3은 본 발명의 실시예에 따른 비트라인 프리차지 회로의 개략적인 구성을 보여주는 도면이다. 도 3에서, 본 발명의 실시예에 따른 비트라인 프리차지 회로(1)는 프리차지 신호 생성부(100), 제1 프리차지부(200) 및 제2 프리차지부(300)를 포함한다. 상기 프리차지 신호 생성부(100)는 비트라인 이퀄라이징 신호(BLEQ)를 입력 받아 제1 및 제 2 프리차지 신호(BLEQ1, BLEQ2)를 생성한다. 상기 비트라인 이퀄라이징 신호(BLEQ)는 비트라인(BL)을 프리차지 시키기 위해서 프리차지 커맨드(Precharge Command)가 입력되면 인에이블 되고 액티브 커맨드(Active Command)가 입력되면 디스에이블 되는 신호로, 반도체 메모리 장치 내부적으로 생성될 수 있는 신호이다. 상기 프리차지 신호 생성부(100)가 생성하는 제1 프리차지 신호(BLEQ1)는 상기 비트라인 이퀄라이징 신호(BLEQ)가 인에이블 될 때 인에이블 되는 것이 바람직하다. 상기 제2 프리차지 신호(BLEQ2)는 상기 제1 프리차지 신호(BLEQ1)가 디스에이블 될 때 인에이블 되고, 상기 비트라인 이퀄라이징 신호(BLEQ)가 디스에이블 될 때 디스에이블 되는 것이 바람직하다.
상기 제1 프리차지부(200)는 상기 제1 프리차지 신호(BLEQ1)에 응답하여 비트라인쌍(BL, /BL)을 프리차지 시킨다. 상기 제1 프리차지부(200)는 상기 제1 프리차지 신호(BLEQ1)에 응답하여 상기 비트라인 쌍(BL, /BL)을 연결하고, 상기 제1 프리차지 신호(BLEQ1)에 응답하여 상기 비트라인 쌍(BL, /BL)을 비트라인 프리차지 전압(VBLP) 레벨로 유지시킨다. 도 3에서, 상기 제1 프리차지부(200)는 제1 내지 제3 엔모스 트랜지스터(NP1~NP3)로 구성된다. 상기 제 1 엔모스 트랜지스터(NP1)는 상기 제1 프리차지 신호(BLEQ1)를 게이트 단으로 입력 받아 턴온 여부가 결정되어, 상기 비트라인 쌍(BL, /BL)을 연결한다. 상기 제2 및 제3 엔모스 트랜지스터(NP2, NP3)는 게이트 단으로 상기 제1 프리차지 신호(BLEQ1)를 입력 받아 턴온 여부가 결정되어, 상기 비트라인 쌍(BL, /BL)으로 비트라인 프리차지 전압(VBLP)을 공급한다.
상기 제2 프리차지부(300)는 상기 제2 프리차지 신호(BLEQ2)에 응답하여 상기 비트라인(BL)으로 비트라인 프리차지 전압(VBLP)을 공급한다. 상기 제2 프리차지부(300)는 블리더 엔모스 트랜지스터(NB)로 구성될 수 있다. 상기 블리더 엔모스 트랜지스터(NB)는 게이트 단으로 상기 제2 프리차지 신호(BLEQ2)를 입력 받아 턴온 여부가 결정되어 상기 비트라인 프리차지 전압(VBLP)을 상기 비트라인(BL)으로 공 급한다.
본 발명의 실시예에서, 상기 제2 프리차지부(300)를 구성하는 상기 블리더 엔모스 트랜지스터(NB)는 상기 제1 프리차지부(200)를 구성하는 제1 내지 제3 엔모스 트랜지스터(NP1~NP3)보다 더 긴 채널(Channel) 길이를 갖는 것이 바람직하다. 상기 채널은 트랜지스터의 사이즈(Size)를 말하는 것으로, 일반적으로 긴 채널을 갖는 트랜지스터는 렝스(Length)가 긴 트랜지스터를 의미하며, 짧은 채널을 갖는 트랜지스터는 렝스가 짧은 트랜지스터를 의미한다. 긴 채널을 갖는 트랜지스터의 문턱전압(Threshold Voltage)은 짧은 채널을 갖는 트랜지스터의 문턱전압보다 큰 값을 갖는다. 따라서 같은 게이트 전압이 인가될 때, 긴 채널을 갖는 트랜지스터는 짧은 채널을 갖는 트랜지스터보다 느리고 안정적인 동작을 수행한다.
본 발명의 실시예에서, 상기 제2 엔모스 트랜지스터(NP2)와 블리더 엔모스 트랜지스터(NB)는 각각 게이트 단으로 동일한 전압 레벨을 갖는 제1 및 제 2 프리차지 신호(BLEQ1, BLEQ2)를 입력 받고, 소스 단으로 비트라인 프리차지 전압(VBLP)을 인가 받으며, 드레인 단이 비트라인(BL)과 연결된다. 따라서, 긴 채널을 갖는 블리더 엔모스 트랜지스터(NB)를 통해 비트라인(BL)으로 흐르는 전류양은 상기 제2 엔모스 트랜지스터(NP2)를 통해 비트라인(BL)으로 흐르는 전류양보다 더 적음을 알 수 있다.
도 4는 도 3의 프리차지 신호 생성부의 실시예의 개략적인 구성을 보여주는 도면이다. 도 4에서, 상기 프리차지 신호 생성부(100)는 제1 및 제2 프리차지 신호 생성부(110, 120)로 구성된다. 상기 제1 프리차지 신호 생성부(110)는 상기 비트라 인 이퀄라이징 신호(BLEQ)를 입력 받아 상기 제1 프리차지 신호(BLEQ1)를 생성하고, 상기 제2 프리차지 신호 생성부(120)는 상기 비트라인 이퀄라이징 신호(BLEQ) 및 상기 제1 프리차지 신호(BLEQ1)를 입력 받아 상기 제2 프리차지 신호(BLEQ2)를 생성한다.
상기 제1 프리차지 신호 생성부(110)는 제1 지연부(111), 제1 인버터(IV1), 제1 낸드게이트(ND1) 및 제2 인버터(IV2)로 구성될 수 있다. 상기 제1 지연부(111)는 상기 비트라인 이퀄라이징 신호(BLEQ)를 입력 받아 상기 비트라인 이퀄라이징 신호(BLEQ)를 지연시킨다. 상기 제1 지연부(111)의 지연양은 상기 제1 프리차지 신호(BLEQ1)의 인에이블 구간을 결정한다. 따라서, 반도체 메모리 장치의 어플리케이션(Application)에 따라 에 의해 상기 지연양은 조절 가능하다. 상기 제1 인버터(IV1)는 상기 제1 지연부(111)의 출력을 반전시킨다. 상기 제1 낸드 게이트(ND1)는 상기 비트라인 이퀄라이징 신호(BLEQ) 및 상기 제1 인버터(IV1)의 출력을 입력 받는다. 상기 제2 인버터(IV2)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시켜 상기 제1 프리차지 신호(BLEQ1)를 출력한다.
상기 제2 프리차지 신호 생성부(120)는 제3 인버터(IV3), 제2 낸드 게이트(ND2) 및 제4 인버터(IV4)로 구성될 수 있다. 상기 제3 인버터(IV3)는 상기 제1 프리차지 신호(BLEQ1)를 반전시킨다. 상기 제2 낸드 게이트(ND2)는 상기 비트라인 이퀄라이징 신호(BLEQ)를 입력 받는다. 상기 제4 인버터(IV4)는 상기 제2 낸드 게이트(ND2)의 출력을 입력 받아 상기 제2 프리차지 신호(BLEQ2)를 출력한다. 따라서, 상기 프리차지 신호 생성부(100)는 상기 비트라인 이퀄라이징 신호(BLEQ)가 인 에이블 될 때, 상기 제1 프리차지 신호(BLEQ1)를 인에이블 시킨다. 또한, 상기 제1 프리차지 신호(BLEQ1)가 디스에이블 될 때 상기 제2 프리차지 신호(BLEQ2)를 인에이블 시킬 수 있고, 상기 비트라인 이퀄라이징 신호(BLEQ)가 디스에이블 될 때 상기 제2 프리차지 신호(BLEQ2)를 디스에이블 시킬 수 있는 것이다.
도 3 내지 도 5를 참조하여 본 발명의 실시예에 따른 비트라인 프리차지 회로(1)의 동작을 살펴보면 다음과 같다. 도 3에서, 비트라인(BL)과 워드라인(WL)간에 쇼트 페일(Short Fail)이 발생한 것을 표시하였다. 반도체 메모리 장치에서, 액티브 커맨드(Active Command, ACT)가 입력되어 액티브 동작이 수행되고 프리차지 커맨드(Precharge Command, PCG)가 입력되면 상기 비트라인 이퀄라이징 신호(BLEQ)가 인에이블 된다. 상기 비트라인 이퀄라이징 신호(BLEQ)가 인에이블 되면 상기 제1 프리차지 신호(BLEQ1)가 인에이블 된다. 상기 제1 프리차지부(200)를 구성하는 제1 내지 제3 엔모스 트랜지스터(NP1~NP3)는 상기 제1 프리차지 신호(BLEQ1)를 입력 받아 턴온되어, 상기 비트라인 쌍(BL, /BL)을 연결하고 상기 비트라인 쌍(BL, /BL)의 전압 레벨을 비트라인 프리차지 전압(VBLP) 레벨로 만든다. 상기 프리차지 커맨드가 입력되면 워드라인(WL)은 접지전압(VSS) 레벨로 떨어지므로, 쇼트 페일에 의해 비트라인(BL)에서 워드라인(WL)으로 전류가 누설된다. 상기 문제를 해결하기 위해, 그 후, 상기 제1 프리차지 신호(BLEQ1)가 디스에이블 시킴과 동시에 상기 제2 프리차지 신호(BLEQ2)를 인에이블 시킨다. 따라서, 상기 제1 내지 제3 엔모스 트랜지스터(NP1~NP3)는 턴오프되고, 상기 블리더 엔모스 트랜지스터(NB)가 턴온된다. 상기 블리더 엔모스 트랜지스터(NB)는 비트라인 프리차지 전압(VBLP)을 상기 비트 라인(BL)으로 공급한다. 상기 설명한대로, 상기 블리더 엔모스 트랜지스터(NB)가 공급하는 전류양은 상기 제2 엔모스 트랜지스터(NP2)가 공급하는 전류양보다 더 적다. 비트라인(BL)과 워드라인(WL)간에 쇼트 페일이 존재하여 비트라인(BL)에서 워드라인(WL)으로 누설 전류가 발생하더라도, 상기 블리더 엔모스 트랜지스터(NB)를 통해 비트라인(BL)으로 인가되는 전류 양이 적기 때문에 상기 누설 전류의 양 또한 줄어든다. 즉, 본 발명의 실시예는 프리차지 동작이 개시되면 비트라인 쌍(BL, /BL)을 빠르게 비트라인 프리차지 전압(VBLP) 레벨로 만들고, 이후에는 블리더 엔모스 트랜지스터(NB)를 통해 비트라인(BL)과 워드라인(WL)간에 발생한 쇼트 페일로 인한 누설 전류를 줄일 수 있다. 또한, 상기 블리더 엔모스 트랜지스터(NB)의 채널 길이를 조절하여 상기 블리더 엔모스 트랜지스터(NB)를 통해 비트라인(BL)으로 흐르는 전류의 양을 적절하게 조절할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 도면이다. 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 본 발명의 실시예에 따른 비트라인 프리차지 회로(1)에 경로 선택부(400)를 추가로 포함한다. 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 상기 경로 선택부(400)의 구비를 통해 비트라인(BL)과 워드라인(WL)간에 쇼트 페일이 발생하였는지 여부에 따라 다른 프리차지 동작을 수행하도록 구성될 수 있다. 도 6에서, 상기 경로 선택부(400)는 제어신호(ctrl)를 입력 받아 상기 비트라인 이퀄라이징 신호(BLEQ)를 상기 프리차지 신호 선택부(100)로 입력하거나 상기 비트라인 이퀄라이징 신호(BLEQ)를 바로 제1 프리차지부(200)로 입력되도록 한다. 상기 제어신호(ctrl)는 비트라 인(BL)과 워드라인(WL)간에 쇼트 페일 발생여부에 따라 다른 레벨을 갖도록 구성될 수 있다. 예를 들어, 상기 쇼트 페일이 발생한 경우에는 상기 제어신호(ctrl)가 하이 레벨의 신호가 되고, 상기 쇼트 페일이 발생하지 않은 경우에는 상기 제어신호(ctrl)가 로우 레벨의 신호가 될 수 있다. 상기 제어신호(ctrl)는 테스트 모드 신호(Testmode Signal)나 일반적인 퓨즈셋(Fuse Set) 회로를 통해 구현할 수 있다. 상기 경로 선택부(400)는 상기 제어신호(ctrl)를 입력 받는 일반적인 멀티플렉서(Multiplexer)로 구현될 수 있다. 상기 경로 선택부(400)는 상기 쇼트 페일이 발생한 경우에는 하이 레벨로 인에이블 되는 제어신호(ctrl)를 입력 받아 상기 비트라인 이퀄라이징 신호(BLEQ)가 상기 프리차지 신호 생성부(100)로 입력되도록 한다. 따라서, 쇼트 페일이 발생한 경우 본 발명의 실시예에 따른 반도체 메모리 장치는 본 발명의 실시예에 따른 비트라인 프리차지 회로(1)와 동일하게 프리차지 동작을 수행한다. 상기 경로 선택부(400)는 쇼트 페일이 발생하지 않은 경우에는 로우 레벨로 디스에이블 되는 제어신호(ctrl)를 입력 받아 상기 비트라인 이퀄라이징 신호(BLEQ)가 제1 프리차지부(200)로 바로 입력되도록 한다. 따라서, 쇼트 페일이 발생하지 않은 경우 본 발명의 실시예에 따른 반도체 메모리 장치는 상기 비트라인 이퀄라이징 신호(BLEQ)를 입력 받는 제1 프리차지부(200)만을 통해서 프리차지 동작을 수행하므로 종래기술과 동일하게 프리차지 동작을 수행함을 알 수 있다. 즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 쇼트 페일이 발생하지 않은 경우에는 종래와 동일하게 프리차지 동작을 수행하여 프리차지 특성을 향상시키고, 쇼트 페일이 발생한 경우에는 제1 및 제2 프리차지부(200, 300)를 통해 프리차지 동작을 수행하여 프리차지 특성을 확보하면서도 쇼트 페일에 의한 누설 전류를 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 비트라인 프리차지 회로의 개략적인 구성을 보여주는 도면,
도 2는 또 다른 종래기술에 따른 비트라인 프리차지 회로의 개략적인 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 비트라인 프리차지 회로의 개략적인 구성을 보여주는 도면,
도 4는 도 3의 프리차지 신호 생성부의 실시예의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 비트라인 프리차지 회로의 동작 타이밍도,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1: 비트라인 프리차지 회로 2: 반도체 메모리 장치
100: 프리차지 신호 생성부 200: 제1 프리차지부
300: 제2 프리차지부 400: 경로 선택부

Claims (30)

  1. 비트라인 이퀄라이징 신호를 입력 받아 서로 다른 시점에 인에이블 되는 제1 및 제2 프리차지 신호를 생성하는 프리차지 신호 생성부;
    상기 제1 프리차지 신호에 응답하여 비트라인 쌍을 연결하고, 상기 비트라인 쌍으로 비트라인 프리차지 전압을 공급하는 제1 프리차지부; 및
    상기 제2 프리차지 신호에 응답하여 상기 비트라인으로 상기 비트라인 프리차지 전압을 인가하는 제2 프리차지부;
    를 포함하는 비트라인 프리차지 회로.
  2. 제 1 항에 있어서,
    상기 제1 프리차지 신호는, 상기 비트라인 이퀄라이징 신호가 인에이블 될 때 인에이블 되는 것을 특징으로 하는 비트라인 프리차지 회로.
  3. 제 2 항에 있어서,
    상기 제2 프리차지 신호는, 상기 제1 프리차지 신호가 디스에이블 될 때 인에이블 되고, 상기 비트라인 이퀄라이징 신호가 디스에이블 될 때 디스에이블 되는 것을 특징으로 하는 비트라인 프리차지 회로.
  4. 제 1 항에 있어서,
    상기 프리차지 신호 생성부는, 상기 비트라인 이퀄라이징 신호를 입력 받아 상기 제1 프리차지 신호를 생성하는 제1 프리차지 신호 생성부; 및
    상기 비트라인 이퀄라이징 신호 및 상기 제1 프리차지 신호를 입력 받아 상기 제2 프리차지 신호를 생성하는 제2 프리차지 신호 생성부;
    로 구성되는 것을 특징으로 하는 비트라인 프리차지 회로.
  5. 제 1 항에 있어서,
    상기 제1 프리차지부는, 상기 제1 프리차지 신호에 따라 턴온 여부가 결정되어 상기 비트라인 쌍을 연결하는 제1 모스 트랜지스터;
    상기 제1 프리차지 신호에 따라 턴온 여부가 결정되어 상기 비트라인 쌍으로 상기 비트라인 프리차지 전압을 인가하는 제2 및 제3 모스 트랜지스터;
    로 구성된 것을 특징으로 하는 비트라인 프리차지 회로.
  6. 제 5 항에 있어서,
    상기 제2 프리차지부는, 상기 제2 프리차지 신호에 응답하여 턴온 여부가 결정되어 상기 비트라인으로 비트라인 프리차지 전압을 인가하는 블리더 모스 트랜지스터로 구성된 것을 특징으로 하는 비트라인 프리차지 회로.
  7. 제 6 항에 있어서,
    상기 블리더 모스 트랜지스터는, 상기 제1 내지 제3 모스 트랜지스터보다 긴 채널 길이를 갖는 것을 특징으로 하는 비트라인 프리차지 회로.
  8. 제 1 항에 있어서,
    상기 제2 프리차지부가 상기 비트라인으로 공급하는 전류양은, 상기 제1 프리차지부가 상기 비트라인으로 공급하는 전류양보다 더 적은 것을 특징으로 하는 비트라인 프리차지 회로.
  9. 비트라인과 워드라인간에 쇼트 페일 발생여부에 따라 비트라인 프리차지 동작을 다르게 수행하는 반도체 메모리 장치로서,
    상기 쇼트 페일이 발생하였을 때, 비트라인 이퀄라이징 신호를 입력 받아 제1 및 제2 프리차지 신호를 생성하여 상기 비트라인 프리차지 동작을 수행하고, 상기 쇼트 페일이 발생하지 않았을 때는 상기 비트라인 이퀄라이징 신호를 입력 받아 상기 비트라인 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는, 상기 비트라인 이퀄라이징 신호를 입력 받고, 상기 쇼트 페일 발생여부에 따라서 인에이블 되는 제어신호에 응답하여 상기 비트라인 이퀄라이징 신호의 경로를 선택하는 경로 선택부;
    상기 경로 선택부를 통해 인가되는 상기 비트라인 이퀄라이징 신호를 입력 받아 상기 제1 및 제2 프리차지 신호를 생성하는 프리차지 신호 생성부;
    상기 제1 프리차지 신호와 상기 비트라인 이퀄라이징 신호 중 어느 하나에 응답하여 비트라인 쌍을 프리차지 시키는 제1 프리차지부; 및
    상기 제2 프리차지 신호에 응답하여 상기 비트라인으로 비트라인 프리차지 전압을 공급하는 제2 프리차지부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 경로 선택부는, 상기 제어신호가 인에이블 되면 상기 비트라인 이퀄라이징 신호를 상기 프리차지 신호 생성부로 인가하고, 상기 제어신호가 디스에이블 되면 상기 비트라인 이퀄라이징 신호를 상기 제 1 프리차지부로 바로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제1 프리차지 신호는, 상기 비트라인 이퀄라이징 신호가 인에이블 되면 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제2 프리차지 신호는, 상기 제1 프리차지 신호가 디스에이블 되면 인에이블 되고, 상기 비트라인 이퀄라이징 신호가 디스에이블 되면 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 프리차지 신호 생성부는, 상기 비트라인 이퀄라이징 신호를 입력 받아 상기 제1 프리차지 신호를 생성하는 제1 프리차지 신호 생성부; 및
    상기 비트라인 이퀄라이징 신호 및 상기 제1 프리차지 신호를 입력 받아 상기 제2 프리차지 신호를 생성하는 제2 프리차지 신호 생성부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 제1 프리차지부는, 상기 제1 프리차지 신호와 상기 비트라인 이퀄라이징 신호 중 어느 하나에 따라 턴온 여부가 결정되어 상기 비트라인 쌍을 연결하는 제1 모스 트랜지스터;
    상기 제1 프리차지 신호와 상기 비트라인 이퀄라이징 신호 중 어느 하나에 따라 턴온 여부가 결정되어 상기 비트라인 쌍으로 상기 비트라인 프리차지 전압을 인가하는 제2 및 제3 모스 트랜지스터;
    로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제2 프리차지부는, 상기 제2 프리차지 신호에 응답하여 턴온 여부가 결정되어 상기 비트라인으로 비트라인 프리차지 전압을 인가하는 블리더 모스 트랜지 스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 블리더 모스 트랜지스터는, 상기 제1 내지 제3 모스 트랜지스터보다 긴 채널 길이를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 10 항에 있어서,
    상기 제2 프리차지부가 상기 비트라인으로 공급하는 전류양은, 상기 제1 프리차지부가 상기 비트라인으로 공급하는 전류양보다 더 적은 것을 특징으로 하는 반도체 메모리 장치.
  19. 제1 프리차지부 및 제2 프리차지부를 구비하고, 비트라인과 워드라인간에 쇼트 페일 발생여부에 따라서 비트라인 프리차지 동작을 다르게 수행하는 반도체 메모리 장치로서,
    상기 쇼트 페일이 발생하였을 때, 상기 제1 및 제2 프리차지부를 통해 상기 비트라인 프리차지 동작을 수행하고, 상기 쇼트 페일이 발생하지 않았을 때, 상기 제1 프리차지부를 통해 상기 비트라인 프리차지 동작을 수행하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제2 프리차지부가 상기 비트라인으로 공급하는 전류양은, 상기 제1 프리차지부가 상기 비트라인으로 공급하는 전류양보다 더 적은 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 반도체 메모리 장치는, 상기 쇼트 페일 발생여부에 따라서 인에이블 되는 제어신호에 응답하여 비트라인 이퀄라이징 신호의 경로를 선택하는 경로 선택부; 및
    상기 경로 선택부를 통해 인가되는 상기 비트라인 이퀄라이징 신호를 입력 받아 제1 및 제2 프리차지 신호를 생성하는 프리차지 신호 생성부;
    를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 경로 선택부는, 상기 제어신호가 인에이블 되면 상기 비트라인 이퀄라이징 신호를 상기 프리차지 신호 생성부로 인가하고, 상기 제어신호가 디스에이블 되면 상기 비트라인 이퀄라이징 신호를 바로 상기 제1 프리차지부로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제1 프리차지 신호는, 상기 비트라인 이퀄라이징 신호가 인에이블 되면 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제2 프리차지 신호는, 상기 제1 프리차지 신호가 디스에이블 되면 인에이블 되고, 상기 비트라인 이퀄라이징 신호가 디스에이블 되면 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 21 항에 있어서,
    상기 프리차지 신호 생성부는, 상기 비트라인 이퀄라이징 신호를 입력 받아 상기 제1 프리차지 신호를 생성하는 제1 프리차지 신호 생성부; 및
    상기 비트라인 이퀄라이징 신호를 입력 받아 상기 제2 프리차지 신호를 생성하는 제2 프리차지 신호 생성부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 21 항에 있어서,
    상기 제1 프리차지부는, 상기 제1 프리차지 신호와 상기 비트라인 이퀄라이징 신호 중 어느 하나에 응답하여 비트라인 쌍을 연결하고, 상기 비트라인 쌍을 비트라인 프리차지 전압으로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제1 프리차지부는, 상기 제1 프리차지 신호와 상기 비트라인 이퀄라이징 신호 중 어느 하나에 따라 턴온 여부가 결정되어 상기 비트라인 쌍을 연결하는 제1 모스 트랜지스터;
    상기 제1 프리차지 신호와 상기 비트라인 이퀄라이징 신호 중 어느 하나에 따라 턴온 여부가 결정되어 상기 비트라인 쌍으로 상기 비트라인 프리차지 전압을 인가하는 제2 및 제3 모스 트랜지스터;
    로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제2 프리차지부는, 상기 제2 프리차지 신호에 응답하여 상기 비트라인으로 상기 비트라인 프리차지 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 제2 프리차지부는, 상기 제2 프리차지 신호에 응답하여 턴온 여부가 결정되어 상기 비트라인으로 비트라인 프리차지 전압을 인가하는 블리더 모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 블리더 모스 트랜지스터는, 상기 제1 내지 제3 모스 트랜지스터보다 긴 채널 길이를 갖는 것을 특징으로 하는 반도체 메모리 장치.
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