KR20060031392A - 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치 - Google Patents

반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치 Download PDF

Info

Publication number
KR20060031392A
KR20060031392A KR1020040080405A KR20040080405A KR20060031392A KR 20060031392 A KR20060031392 A KR 20060031392A KR 1020040080405 A KR1020040080405 A KR 1020040080405A KR 20040080405 A KR20040080405 A KR 20040080405A KR 20060031392 A KR20060031392 A KR 20060031392A
Authority
KR
South Korea
Prior art keywords
signal
sense amplifier
amplifier
output
control signal
Prior art date
Application number
KR1020040080405A
Other languages
English (en)
Inventor
옥승한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040080405A priority Critical patent/KR20060031392A/ko
Publication of KR20060031392A publication Critical patent/KR20060031392A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치에 관한 것으로서, 보다 상세하게는 언리미트 센스앰프 딜레이(unlimited sense amplifier delay;USD) 테스트시에 선택된 매트의 상하에 연결된 센스앰프를 선택적으로 구동시켜 테스트 시간을 감소시키고 누설성 불량을 더욱 효과적으로 스크린할 수 있는 기술이다. 이를 위해, 본 발명은 오픈 비트라인 구조를 갖는 복수개의 매트와, 상기 복수개의 매트 사이에 공유되는 복수개의 센스앰프와, 테스트 모드시에 상기 복수개의 매트 중 선택된 매트의 상위에 연결된 업센스앰프를 제어하는 업센스앰프 제어신호 및 상기 선택된 매트의 하위에 연결된 다운센스앰프를 제어하는 다운센스앰프 제어신호를 발생하는 제어신호 발생부와, 상기 업센스앰프 제어신호 및 상기 다운센스앰프 제어신호에 따라 상기 센스앰프를 선택적으로 구동하는 센스앰프 인에이블신호를 발생하는 매트 제어부를 포함하여 구성함을 특징으로 한다.

Description

반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치{Unlimited sense amplifier delay test of semiconductor memory device}
도 1은 종래의 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치의 개략도.
도 2는 도 1의 센스앰프의 세부 회로도.
도 3은 도 1의 매트 제어부의 세부 회로도.
도 4는 도 1의 제어신호 발생부의 세부 회로도.
도 5는 도 1의 반도체 메모리 장치의 USD 테스트 방식을 나타내는 출력 파형도.
도 6은 본 발명의 실시예에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치의 개략도.
도 7은 도 6의 매트제어부의 세부 회로도.
도 8은 도 6의 제어신호 발생부의 세부 회로도.
도 9는 도 6의 반도체 메모리 장치의 USD 테스트 방식을 나타내는 출력 파형도.
본 발명은 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치에 관한 것으로서, 보다 상세하게는 언리미트 센스앰프 딜레이(unlimited sense amplifier delay;USD) 테스트시에 선택된 매트의 상하에 연결된 센스앰프를 선택적으로 구동시켜 테스트 시간을 감소시키고 누설성 불량을 더욱 효과적으로 스크린할 수 있는 기술이다.
일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로, 및 다수의 센스앰프 등의 주변 회로를 포함한다.
특히, 다수의 센스앰프 중 비트라인 센스앰프는 비트라인에 실린 데이터를 센싱 및 증폭하여 데이터 버스에 출력하고, 데이터 버스 센스앰프는 비트라인 센스앰프에 의해 증폭된 데이터를 다시 센싱 및 증폭하여 데이터 출력버퍼로 출력한다.
반도체 메모리 장치는 이러한 센스앰프와 비트라인구조에 따라 오픈(open) 비트라인 구조와 폴디드(folded) 비트라인 구조로 구분된다.
일반적으로, 언리밋티드 센스앰프 딜레이(unlimited S/A delay;USD) 테스트는 비트라인간의 누설성 불량을 스크린하는 테스트이다.
상기와 같은 구성을 갖는 반도체 메모리 장치는 일반적인 반도체 공정에서 워드라인과 스토리지 노드사이 또는 워드라인과 비트라인간에 마이크로-브릿지(Micro-bridge)가 발생하는 경우가 있어, 이를 스크린하기 위해 언리미트 센스앰프 테스트모드(unlimited sense amplifier test mode)를 사용한다.
언리미트 센스앰프 테스트 모드를 구체적으로 설명하면, 디벨롭(develop)된 비트라인간의 상태를 유지하면서 센스앰프 구동 시작 시간을 충분히 지연시켜 워드라인과 스토리지 노드 사이 또는 워드라인과 비트라인간의 마이크로-브릿지를 스크린하는 방식이다.
도 1은 종래의 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 개략도이다.
반도체 메모리 장치는 오픈 비트라인 구조를 갖는 매트부(10), 매트 제어부(20), 및 제어신호 발생부(30)를 구비한다.
매트부(10)는 오픈 비트라인 구조로서, 복수개의 매트 MAT0 ~ MAT2 사이에 복수개의 센스앰프(11, 12)를 구비한다. 이때, 매트 MAT0, MAT2는 복수개의 비트라인 BL과 복수개의 워드라인 WL 사이에 복수개의 셀을 구비하고 매트 MAT1는 복수개의 비트라인바 BLB와 복수개의 워드라인 WL 사이에 복수개의 셀(15, 16)을 구비한다. 이때, 짝수 비트라인(13)에는 짝수셀(15)이 형성되고 홀수 비트라인(14)에는 홀수셀(16)이 형성된다. 복수개의 센스앰프(11, 12)는 매트 MAT0 ~ MAT2 즉 비트라인과 비트라인바 사이에 연결된다.
매트제어부(20)는 센스앰프 제어신호 SAE1B, SAENB 및 MSB 정보신호 MSNO, MSBE를 이용하여 각각의 센스앰프(101, 102)를 제어하기 위한 센스앰프 인에이블신호 SAP1_U, SAN_U, SAP1_D, SAN_D를 출력한다. 여기서, MSB정보 신호 MSBO, MSBE는 선택된 매트정보를 가진다.
제어신호 발생부(30)는 센스앰프신호 SAE1i, SAENi, 테스트 모드신호 TUSD를 이용하여 제어신호 SAE1B, SAENB, SAE1B_USD, SAENB_USD를 출력한다. 여기서, 제어신호 SAE1B_USD, SAENB_USD는 USD 테스트 모드시에 클럭인에이블신호 CKE에 의해 센스앰프 제어신호 SAE1B, SAENB가 지연된 신호이다.
도 2는 도 1의 센스앰프(11, 12)의 세부 회로도이다.
센스앰프(11, 12)는 엔모스 트랜지스터 NM1, NM2 및 증폭부(110)를 구비한다. 엔모스 트랜지스터 NM1는 클램프전압 VDDCLP과 증폭부(110) 사이에 구비되고 센스앰프 인에이블신호 SAP1에 의해 제어되고, 엔모스 트랜지스터 NM2는 증폭부(110)와 접지전압 VSS 사이에 구비되고 센스앰프 인에이블신호 SAN에 의해 제어된다.
증폭부(110)는 피모스 트랜지스터 PM1, PM2와 엔모스 트랜지스터 NM3, NM4를 구비한다. 피모스 트랜지스터 PM1 및 엔모스 트랜지스터 NM3와 피모스 트랜지스터 PM2 및 엔모스 트랜지스터 NM4는 각각 직렬연결되고, 피모스 트랜지스터 PM1와 엔모스 트랜지스터 NM4의 게이트가 공통연결되고, 피모스 트랜지스터 M2와 엔모스 트랜지스터 NM3의 게이트가 공통연결된다.
도 3은 도 1의 매트 제어부(20)의 세부 회로도이다.
낸드게이트 ND1 ~ ND3, 및 인버터 IV1, IV2를 구비한다.
낸드게이트 ND1는 MSB정보신호 MSBE, MSBO를 낸드연산하고, 낸드게이트 ND2는 낸드게이트 ND1의 출력과 센스앰프 제어신호 SAE1를 낸드연산하고 인버터 IV1는 낸드게이트 ND2의 출력을 반전한다. 낸드게이트 ND3는 낸드게이트 ND1의 출력과 센 스앰프 제어신호 SAEN를 낸드연산하고, 인버터 IV2는 낸드게이트 ND3의 출력을 반전한다.
도 4는 도 1의 제어신호 발생부(30)의 세부 회로도이다.
제어신호 발생부(30)는 지연부(31, 32), 인버터 IV3~ IN6, 낸드게이트 ND4, ND5, 전송게이트 T1~T4를 구비합니다.
인버터 IV3, 테스트모드신호 TUSD를 반전하고, 인버터 IV4는 인버터 IV3의 출력을 반전한다.
전송게이트 T1, T2, T3, T4는 인버터 IV3, IV4의 출력에 의해 각각 제어되어 센스앰프신호 SAE1i, SAENi, 및 지연부(31, 32)의 출력을 선택적으로 각각 전달한다. 낸드게이트 ND4는 센스앰프신호 SAE1i와 전송게이트 T1, T2의 출력을 낸드연산하고, 낸드게이트 ND5는 센스앰프신호 SAENi, 및 전송게이트 T3, T4의 출력을 낸드연산한다. 인버터 IV5는 낸드게이트 ND4의 출력을 반전하고, 인버터 IV6는 낸드게이트 ND5의 출력을 반전한다.
도 5는 도 1의 반도체 메모리 장치의 USD 테스트 방식을 나타내는 출력 파형도이다.
셀의 데이터가 하이레벨 값인 경우, 워드라인 WL이 활성화되면 셀에 저장되어 있는 전하는 홀수비트라인 ODD BL과 전하분배(charge sharing)된다. 그 후, 홀수 비트라인 ODD BL은 홀수비트라인바 ODD BLB에 비하여 일정전압만큼 상승하고 홀수비트라인 ODD BL은 코아전압 VCORE 레벨로 증폭되고 홀수 비트라인바 ODD BLB는 접지전압 VSS 레벨로 증폭된다.
반면, 셀의 데이터가 로우레벨값인 경우 워드라인 WL이 활성화되면 셀에 저장되어 있는 전하는 짝수 비트라인 ENEM BL과 전하분배된다. 그 후, 짝수 비트라인바 EVEN BLB는 짝수 비트라인 EVEN BL보다 일정전압 하강한 후 짝수 비트라인바 EVEN BLB는 접지전압 VSS 레벨로 증폭되고 짝수 비트라인 EVEN BL은 코아전압 VCORE레벨로 증폭된다. 여기서, 일정전압은 센스앰프의 오프셋(off-set)전압보다 커야한다.
즉, 워드라인이 활성화된 후 짝수 비트라인은 짝수 셀에 의해 VCORE*1/2+α로 전위가 상승하고, 홀수 비트라인은 VCORE*1/2+α로 전위가 하강하게 된다. 그에 따라, 짝수 비트라인과 홀수 비트라인간에 2α만큼의 전위차가 발생하여 센스앰프가 인에이블되기 전까지 그 전위차가 지속된다.
상기와 같은 종래의 반도체 메모리 장치는 USD 테스트시에 워드라인이 활성화된 후 센스앰프가 인에이블되기 전의 센싱타임이 너무 짧으면 비트라인성 불량 검출이 어렵고 너무 길면 비트라인간의 누설전류가 센스앰프 오프시의 누설전류만큼 작아서 불량 검출이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 비트라인의 스트레스 전압을 증가시켜 센스앰프의 누설전류와 비트라인간의 누설전류를 구분함으로써, 오픈 비트라인 구조의 비트라인간의 누설전류 불량을 테스트할 수 있도록 하는데 그 목적이 있다.
또한, USD(unlimited sense amplifier delay) 테스트 시간을 단축시키는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치는 오픈 비트라인 구조를 갖는 복수개의 매트와, 상기 복수개의 매트 사이에 공유되는 복수개의 센스앰프와, 테스트 모드시에 상기 복수개의 매트 중 선택된 매트의 상위에 연결된 업센스앰프를 제어하는 업센스앰프 제어신호 및 상기 선택된 매트의 하위에 연결된 다운센스앰프를 제어하는 다운센스앰프 제어신호를 발생하는 제어신호 발생부와, 상기 업센스앰프 제어신호 및 상기 다운센스앰프 제어신호에 따라 상기 센스앰프를 선택적으로 구동하는 센스앰프 인에이블신호를 발생하는 매트 제어부를 포함하여 구성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 개략도이다.
반도체 메모리 장치는 오픈 비트라인 구조를 갖는 매트부(100), 매트 제어부(200), 및 제어신호 발생부(300)를 구비한다.
매트부(100)는 오픈 비트라인 구조로서, 복수개의 매트 MAT0 ~ MAT2 사이에 복수개의 센스앰프(101, 102)를 구비한다. 이때, 매트 MAT0, MAT2는 복수개의 비트라인 BL과 복수개의 워드라인 WL 사이에 복수개의 셀을 구비하고 매트 MAT1는 복수개의 비트라인바 BLB와 복수개의 워드라인 WL 사이에 복수개의 셀(105, 106)을 구 비한다. 이때, 짝수 비트라인(103)에는 짝수셀(105)이 형성되고 홀수 비트라인(104)에는 홀수셀(106)이 형성된다. 복수개의 센스앰프(101, 192)는 매트 MAT0 ~ MAT2 즉 비트라인과 비트라인바 사이에 연결된다.
매트제어부(200)는 MSB정보 신호 MSBO, MSBE와 센스앰프 제어신호 SAE1B, SAENB, SAE1B_D, SAENB_D를 이용하여 각각의 센스앰프(101, 102)를 제어하기 위한 센스앰프 인에이블신호 SAP1_U, SAN_U, SAP1_D, SAN_D를 출력한다. 여기서, MSB정보 신호 MSBO, MSBE는 매트 선택정보 및 뱅크 정보를 가지는 신호로서, 선택된 뱅크 MAT1 의 센스앰프가 업 센스앰프(101)인지 다운센스앰프(102)인지를 판단하는 신호이다.
제어신호 발생부(300)는 센스앰프신호 SAE1i, SAENi 및 테스트 모드신호 TUSD를 이용하여 센스앰프 제어신호 SAE1B, SAENB, SAE1B_D, SAENB_USD를 출력한다. 여기서, 업센스앰프 제어신호 SAE1_U, SAEN_U는 테스트 모드시에 업센스앰프를 구동하기 위한 제어신호이고, 다운센스앰프 제어신호 SAE1_D, SAEN_D는 다운센스앰프를 구동하기 위한 신호이며, 테스트 모드신호 TUSDE는 USD 테스트 모드 시에 하이레벨로 인에이블된다.
상기와 같은 구성을 갖는 본 발명은 차지 쉐어링 후 선택된 매트 MAT1의 아래쪽에 연결된 센스앰프(102)를 먼저 동작시키고 위쪽의 센스앰프(101)를 지연시켜 동작시킴으로써 비트라인간의 스트레스 전압을 증가시킨다.
즉, 도 2에 도시된 종래의 센스앰프 인에이블신호 SAP1_U, SAN_U, SAP1_D, SAN_D를 동시에 인에이블되어 센스앰프(11, 12)를 동시에 구동시켰으나, 도 5에 도 시된 본 발명의 매트 제어부(20)는 업센스앰프 인에이블신호 SAP1_U, SAN_U를 먼저 활성화시킨 후 일정 지연시간 후에 다운 센스앰프 인에이블신호 SAP1_D, SAN_D를 활성화시킨다. 이와같이, 업센스앰프(101)를 먼저 구동시킨 후 일정 지연시간 후에 다운 센스앰프(102)를 구동시켜 비트라인간의 스트레스 전압을 증가시킨다.
도 7은 도 6의 매트제어부(201)의 세부 회로도이다.
매트 제어부(201)는 제 1 제어부(203) 및 제 2 제어부(204)를 구비한다.
제 1 제어부(203)는 전송게이트 T5, T6를 구비하고, MSB 정보신호 MSBE, MSBO에 따라 업센스앰프 제어신호 SAE1_U 및 다운센스앰프 제어신호 SAE1_D를 선택적으로 출력한다.
제 2 제어부(204)는 전송게이트 T7, T8를 구비하고, MSB 정보신호 MSBE, MSBO에 따라 업센스앰프 제어신호 SAEN_U 및 다운센스앰프 제어신호 SAEN_D를 선택적으로 출력한다.
즉, 매트 제어부(201)는 MSB 정보신호 MSBE, MSBO에 따라 업센스앰프 제어신호 SAE1, SAEN를 출력하거나 다운 센스앰프 제어신호 SAE1_D, SAEN_D를 출력함으로써 센스앰프(101, 102)를 선택적으로 구동시킨다.
도 8은 도 6의 제어신호 발생부(300)의 세부 회로도이다.
제어신호 발생부(300)는 업센스앰프 제어신호 발생부(310) 및 다운센스앰프 제어신호 발생부(320)를 구비한다.
업센스앰프 제어신호 발생부(310)는 제어부(311), 제 1 및 제 2 업신호발생부(312, 313)를 구비한다.
제어부(311)는 낸드게이트 ND6 및 인버터 IV7를 구비한다. 낸드게이트 ND6는 테스트모드신호 TUSD와 MSB 홀수정보신호 MSBO를 낸드연산하고 인버터 IV7는 낸드게이트 ND6의 출력을 반전한다.
제 1 업신호 발생부(312)는 지연부(314), 전송게이트 T9, T10, 낸드게이트 ND7, 및 인버터 IV8를 구비한다.
지연부(314)는 센스앰프신호 SAE1i를 지연하고, 전송게이트 T9, T10는 제어부(311)의 출력에 의해 각각 제어되어 센스앰프신호 SAE1i 및 지연부(314)의 출력을 선택적으로 전달한다. 낸드게이트 ND7는 센스앰프신호 SAE1i와 전송게이트 T9, T10의 출력을 낸드연산하고, 인버터 IV8는 낸드게이트 ND7의 출력을 반전하여 업센스앰프 제어신호 SAE1_U를 출력한다.
제 2 업신호 발생부(312)는 지연부(315), 전송게이트 T11, T12, 낸드게이트 ND8, 및 인버터 IV9를 구비한다.
지연부(315)는 센스앰프신호 SAENi를 지연하고, 전송게이트 T11, T12는 제어부(311)의 출력에 의해 각각 제어되어 센스앰프신호 SAENi 및 지연부(315)의 출력을 선택적으로 전달한다. 낸드게이트 ND8는 센스앰프신호 SAENi와 전송게이트 T10, T11의 출력을 낸드연산하고, 인버터 IV9는 낸드게이트 ND8의 출력을 반전하여 업센스앰프 제어신호 SAEN_U를 출력한다.
다운센스앰프 제어신호 발생부(320)는 제어부(321), 제 1 및 제 2 다운신호발생부(322, 323)를 구비한다.
제어부(321)는 낸드게이트 ND9 및 인버터 IV10를 구비한다. 낸드게이트 ND9 는 테스트모드신호 TUSD와 MSB 짝수정보신호 MSBE를 낸드연산하고 인버터 IV10는 낸드게이트 ND9의 출력을 반전한다.
제 1 다운신호 발생부(322)는 지연부(324), 전송게이트 T13, T14, 낸드게이트 ND10, 및 인버터 IV11를 구비한다.
지연부(324)는 센스앰프신호 SAENi를 지연하고, 전송게이트 T13, T14는 제어부(321)의 출력에 의해 각각 제어되어 센스앰프신호 SAE1i 및 지연부(324)의 출력을 선택적으로 전달한다. 낸드게이트 ND10는 센스앰프신호 SAE1i와 전송게이트 T13, T14의 출력을 낸드연산하고, 인버터 IV11는 낸드게이트 ND10의 출력을 반전하여 다운센스앰프 제어신호 SAE1_D를 출력한다.
제 2 다운신호 발생부(323)는 지연부(324), 전송게이트 T15, T16, 낸드게이트 ND11, 및 인버터 IV12를 구비한다.
지연부(324)는 센스앰프신호 SAENi를 지연하고, 전송게이트 T15, T16는 제어부(321)의 출력에 의해 각각 제어되어 센스앰프신호 SAENi 및 지연부(326)의 출력을 선택적으로 전달한다. 낸드게이트 ND11는 센스앰프신호 SAENi와 전송게이트 T15, T16의 출력을 낸드연산하고, 인버터 IV12는 낸드게이트 ND11의 출력을 반전하여 다운센스앰프 제어신호 SAEN_D를 출력한다.
이하, 도 9를 참조하여 USD 테스트 장치의 동작을 설명하기로 한다.
먼저, 제어신호 발생부(300)는 테스트 모드신호 TUSD가 활성화되면 MSB정보신호 MSBE, MSBO에 따라 업 센스앰프 인에이블신호 SAE1_U, SAEN_U 및 다운 센스앰프 인에이블신호 SAE1_D, SAEN_D를 선택적으로 지연하여 출력한다.
그 후, 매트 제어부(200)는 업 센스앰프 인에이블신호 SAE1_U, SAEN_U 및 다운 센스앰프 인에이블신호 SAE1_D, SAEN_D를 수신하여 MSB정보신호 MSBE, MSBO에 따라 선택적으로 센스앰프 인에이블신호 SAP1, SAN로서 출력한다. 그에 따라, 센스앰프(101, 102)가 선택적으로 일정 지연시간의 텀을 두고 구동하게 된다. 따라서, 비트라인간의 스트레스가 증가하게 되어 센스앰프의 누설전류보다 비트라인간의 누설전류가 커져 불량검출이 가능해진다.
도 9에 도시한 바와 같이, 업 센스앰프(101)는 구동시키고 다운 센스앰프(102)는 오프시켜 짝수 비트라인은 다운센스앰프(102)에 의해 VCORE 레벨로 상승하고, 홀수 비트라인은 VCORE*1/2-α를 유지하여 짝수 비트라인과 홀수 비트라인간에 VCORE*1/2+α만큼의 전위가 발생한다.
이상에서 살펴본 바와 같이, 본 발명은 비트라인의 스트레스 전압을 증가시켜 센스앰프의 누설전류와 비트라인간의 누설전류를 구분함으로써, 오픈 비트라인 구조의 비트라인간의 누설전류 불량을 정확히 테스트 할 수 있는 효과가 있다.
또한, USD(unlimited sense amplifier delay) 테스트 시간을 단축시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 오픈 비트라인 구조를 갖는 복수개의 매트;
    상기 복수개의 매트 사이에 공유되는 복수개의 센스앰프;
    테스트 모드시에 상기 복수개의 매트 중 선택된 매트의 상위에 연결된 업센스앰프를 제어하는 업센스앰프 제어신호 및 상기 선택된 매트의 하위에 연결된 다운센스앰프를 제어하는 다운센스앰프 제어신호를 발생하는 제어신호 발생부; 및
    상기 업센스앰프 제어신호 및 상기 다운센스앰프 제어신호에 따라 상기 센스앰프를 선택적으로 구동하는 센스앰프 인에이블신호를 발생하는 매트 제어부;
    를 포함하여 구성함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  2. 제 1항에 있어서, 상기 제어신호 발생부는,
    상기 테스트 모드시에 선택된 매트정보를 가지는 MSB정보신호에 따라 상기 업센스앰프 제어신호를 발생하는 업센스앰프 제어신호발생부; 및
    상기 MSB정보신호에 따라 상기 다운센스앰프 제어신호를 발생하는 다운센스앰프 제어신호발생부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  3. 제 2항에 있어서, 상기 업센스앰프 제어신호발생부는,
    테스트모드신호와 MSB정보신호를 이용하여 제어신호를 출력하는 제어부;
    상기 제어신호에 따라 제 1 센스앰프신호를 선택적으로 지연시켜 제 1 업신호를 출력하는 제 1 업신호발생부;
    상기 제어신호에 따라 제 2 센스앰프신호를 선택적으로 지연시켜 제 2 업신호를 출력하는 제 2 업신호발생부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  4. 제 3항에 있어서, 상기 제어부는,
    상기 테스트모드신호 및 상기 MSB신호를 논리연산하는 논리연산수단; 및
    상기 논리연산수단의 출력을 반전하는 반전수단;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  5. 제 3항에 있어서, 상기 제 1 업신호발생부는,
    상기 제 1 센스앰프신호를 지연하는 지연부;
    상기 제어부의 출력에 의해 제어되어 상기 제 1 센스앰프신호 및 상기 지연부의 출력을 선택적으로 출력하는 복수개의 전송게이트; 및
    상기 복수개의 전송게이트의 출력과 제 1 센스앰프신호를 논리연산하는 논리 연산부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  6. 제 3항에 있어서, 상기 제 2 업신호발생부는,
    상기 제 2 센스앰프신호를 지연하는 지연부;
    상기 제어부의 출력에 의해 제어되어 상기 제 2 센스앰프신호 및 상기 지연부의 출력을 선택적으로 출력하는 복수개의 전송게이트; 및
    상기 복수개의 전송게이트의 출력과 상기 제 2 센스앰프신호를 논리연산하는 논리연산부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  7. 제 3항에 있어서, 상기 다운센스앰프 제어신호발생부는,
    상기 테스트모드신호와 상기 MSB정보신호를 이용하여 제어신호를 출력하는 제어부;
    상기 제어신호에 따라 제 1 센스앰프신호를 선택적으로 지연시켜 제 1 다운신호로서 출력하는 제 1 다운신호발생부;
    상기 제어신호에 따라 제 2 센스앰프신호를 선택적으로 지연시켜 제 2 다운신호로서 출력하는 제 2 다운신호발생부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  8. 제 7항에 있어서, 상기 제어부는,
    상기 테스트모드신호 및 상기 MSB신호를 논리연산하는 논리연산수단; 및
    상기 논리연산수단의 출력을 반전하는 반전수단;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  9. 제 7항에 있어서, 상기 제 1 다운신호발생부는,
    상기 제 1 센스앰프신호를 지연하는 지연부;
    상기 제어부의 출력에 의해 제어되어 상기 제 1 센스앰프신호 및 상기 지연부의 출력을 선택적으로 출력하는 복수개의 전송게이트; 및
    상기 복수개의 전송게이트의 출력과 제 1 센스앰프신호를 논리연산하는 논리연산부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  10. 제 7항에 있어서, 상기 제 2 다운신호발생부는,
    상기 제 2 센스앰프신호를 지연하는 지연부;
    상기 제어부의 출력에 의해 제어되어 상기 제 2 센스앰프신호 및 상기 지연부의 출력을 선택적으로 출력하는 복수개의 전송게이트; 및
    상기 복수개의 전송게이트의 출력과 상기 제 2 센스앰프신호를 논리연산하는 논리연산부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  11. 제 7항에 있어서, 상기 매트 제어부는,
    상기 MSB정보신호에 따라 상기 제 1 업신호 및 상기 제 1 다운신호를 선택적으로 출력하는 제 1 제어부; 및
    상기 MSB정보신호에 따라 상기 제 2업신호 및 상기 제 2 다운신호를 선택적으로 출력하는 상기 제 2 제어부;
    를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
  12. 제 11항에 있어서, 상기 제 1 및 제 2 제어부는,
    각각 복수개의 전송게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트 장치.
KR1020040080405A 2004-10-08 2004-10-08 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치 KR20060031392A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040080405A KR20060031392A (ko) 2004-10-08 2004-10-08 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040080405A KR20060031392A (ko) 2004-10-08 2004-10-08 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치

Publications (1)

Publication Number Publication Date
KR20060031392A true KR20060031392A (ko) 2006-04-12

Family

ID=37141164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040080405A KR20060031392A (ko) 2004-10-08 2004-10-08 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치

Country Status (1)

Country Link
KR (1) KR20060031392A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100862314B1 (ko) * 2006-09-28 2008-10-13 주식회사 하이닉스반도체 반도체 메모리 소자
US8861294B2 (en) 2012-07-02 2014-10-14 SK Hynix Inc. Storage cell bridge screen technique
US9570150B2 (en) 2014-12-08 2017-02-14 SK Hynix Inc. Memory device with open bit line structure which minimizes loading difference of sense amplifiers arranged outermost part

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100862314B1 (ko) * 2006-09-28 2008-10-13 주식회사 하이닉스반도체 반도체 메모리 소자
US8861294B2 (en) 2012-07-02 2014-10-14 SK Hynix Inc. Storage cell bridge screen technique
US9570150B2 (en) 2014-12-08 2017-02-14 SK Hynix Inc. Memory device with open bit line structure which minimizes loading difference of sense amplifiers arranged outermost part

Similar Documents

Publication Publication Date Title
KR101622922B1 (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR100757926B1 (ko) 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
KR100641704B1 (ko) 반도체 메모리 소자 및 그 비트라인 센스앰프 옵셋전압측정방법
US8488380B2 (en) Word line driving circuit, semiconductor memory device including the same, and method for testing the semiconductor memory device
JP4065687B2 (ja) 半導体メモリ装置
KR101343557B1 (ko) 반도체 장치 및 그 테스트 방법
US20060221726A1 (en) Over driving control signal generator in semiconductor memory device
US7688659B2 (en) Semiconductor memory capable of testing a failure before programming a fuse circuit and method thereof
JP2007179639A (ja) 半導体記憶装置
KR20100052885A (ko) 반도체 메모리 장치
US10566034B1 (en) Memory device with control and test circuit, and method for test reading and writing using bit line precharge voltage levels
US7594148B2 (en) Apparatus and method for testing semiconductor memory device
KR20030010466A (ko) 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치
KR101143442B1 (ko) 반도체 메모리 장치 및 이를 이용한 테스트 방법
KR100796050B1 (ko) 반도체 메모리 장치 및 멀티플렉서 제어 방법
KR20090024455A (ko) 반도체 집적 회로 및 그의 멀티 테스트 방법
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
JP5587141B2 (ja) 半導体装置
KR20150089539A (ko) 프리차지 회로 및 이를 이용하는 반도체 메모리 장치
KR100438237B1 (ko) 테스트 회로를 갖는 반도체 집적 회로
KR100294450B1 (ko) 반도체메모리장치의어레이내부전원전압발생회로
US20100128544A1 (en) Bit line bridge detecting method in semiconductor memory device
US7075854B2 (en) Semiconductor memory device, write control circuit and write control method for the same
KR20060031392A (ko) 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치
KR101090393B1 (ko) 테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination