JP4722804B2 - 半導体記憶装置 - Google Patents
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Description
図4は,第1の実施の形態におけるDRAMの回路図である。図4の引用番号は図1のそれと同じである。図4のDRAMにおいて,図1と異なる構成は,センスアンプ回路SAと,その両側のメモリセルアレイMCAL,MCARとの間に設けられた短絡電流遮断回路DISl,DISrと,プリチャージ回路PREl,PRErとプリチャージ電源VPRとの間に設けられたプリチャージ遮断回路としてNMOSトランジスタ125,128と,各コラムに設けられ短絡電流遮断回路とプリチャージ遮断回路とを制御する1本の遮断制御信号CFとである。
複数のワード線と,前記ワード線と交差する複数のビット線対と,当該交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと,
隣接するメモリセルアレイの間に配置され,両側のメモリセルアレイの各コラムのビット線対でシェアされる複数のセンスアンプ回路と,
前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられ,選択されたメモリセルアレイのビット線対を前記センスアンプ回路に接続するビット線トランスファ回路と,
前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた電流遮断回路とを有し,
前記冗長メモリセルアレイと置換されるコラムにおいて,当該コラム内の前記電流遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
さらに,前記メモリセルアレイ内の各ビット線対に設けられ,当該ビット線対をプリチャージ電位にプリチャージするプリチャージ回路と,
前記プリチャージ回路に前記プリチャージ電位を供給するプリチャージ電源配線とビット線対との間にプリチャージ遮断回路とを有し,
前記冗長メモリセルアレイと置換されるコラムにおいて,当該コラム内の前記プリチャージ遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
さらに,前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた2つの電流遮断回路の間に,前記ビット線対をプリチャージするプリチャージ回路を有することを特徴とする半導体記憶装置。
前記プリチャージ回路は,前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた2つのビット線トランスファ回路の間に設けられ,両側のビット線対でシェアされることを特徴とする半導体記憶装置。
前記プリチャージ回路は,前記ビット線トランスファ回路の前記メモリセルアレイ側にそれぞれ設けられることを特徴とする半導体記憶装置。
さらに,1つのまたは複数のビット線対毎に設けられ,前記電流遮断回路を制御する1本の遮断制御信号配線を有し,
さらに,アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し,
前記冗長判定回路が一致を検出したときに,対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。
さらに,1つのまたは複数のビット線対毎に設けられ,前記電流遮断回路と前記プリチャージ遮断回路とを制御する1本の遮断制御信号配線を有し,
さらに,アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し,
前記冗長判定回路が一致を検出したときに,対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。
複数のワード線と,前記ワード線と交差する複数のビット線対と,当該交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと,
前記メモリセルアレイの各コラムのビット線対に対応して設けられる複数のセンスアンプ回路と,
前記センスアンプ回路とそれに対応するビット線対との間にそれぞれ設けられた電流遮断回路とを有し,
冗長メモリセルアレイと置換されるコラムにおいて,当該コラム内の前記電流遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
さらに,前記メモリセルアレイ内の各ビット線対に設けられ,当該ビット線対をプリチャージ電位にプリチャージするプリチャージ回路と,
前記プリチャージ回路に前記プリチャージ電位を供給するプリチャージ電源配線とビット線対との間にプリチャージ遮断回路とを有し,
前記冗長メモリセルアレイと置換されるコラムにおいて,当該コラム内の前記プリチャージ遮断回路が遮断状態にされることを特徴とする半導体記憶装置。
さらに,前記電流遮断回路の前記メモリセルアレイ側と反対の前記センスアンプ回路側に,前記ビット線対をプリチャージするプリチャージ回路を有することを特徴とする半導体記憶装置。
さらに,1つのまたは複数のビット線対毎に設けられ,前記電流遮断回路を制御する1本の遮断制御信号配線を有し,
さらに,アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し,
前記冗長判定回路が一致を検出したときに,対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。
さらに,1つのまたは複数のビット線対毎に設けられ,前記電流遮断回路と前記プリチャージ遮断回路とを制御する1本の遮断制御信号配線を有し,
さらに,アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し,
前記冗長判定回路が一致を検出したときに,対応するビット線対の前記遮断制御信号配線に遮断制御信号が供給されることを特徴とする半導体記憶装置。
SA:センスアンプ回路
PREl,PREr:プリチャージ回路
BTl,BTr:ビット線トランスファ回路
DISl,DISr:短絡電流遮断回路
125,128:プリチャージ遮断回路
Claims (4)
- 通常メモリセルアレイと,当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において,
複数のワード線と,前記ワード線と交差する複数のビット線対と,当該交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと,
隣接するメモリセルアレイの間に配置され,両側のメモリセルアレイの各コラムのビット線対でシェアされる複数のセンスアンプ回路と,
前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられ,選択されたメモリセルアレイのビット線対を前記センスアンプ回路に接続するビット線トランスファ回路と,
前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられたNMOSトランジスタ対を有する電流遮断回路と,
1つのまたは複数のビット線対毎に設けられ,前記電流遮断回路のNMOSトランジスタ対を制御する1本の遮断制御信号配線とを有し,
前記複数のセンスアンプ回路は,それぞれ,ゲートが対応するビット線対に前記ビット線トランスファ回路を介して接続され,ドレインが前記ゲートの接続とは反対のビット線対に前記ビット線トランスファ回路を介して接続され,ソースが第1のセンスアンプ駆動信号線に接続された1対のNMOSトランジスタと,ゲートが対応するビット線対に前記ビット線トランスファ回路を介して接続され,ドレインが前記ゲートの接続とは反対のビット線対に前記ビット線トランスファ回路を介して接続され,ソースが第2のセンスアンプ駆動信号線に接続された1対のPMOSトランジスタとを有し,
前記第1,第2のセンスアンプ駆動信号線は,プリチャージ状態では共にプリチャージレベルにあり,アクティブ状態ではそれぞれLレベル及びHレベルに駆動されて前記センスアンプ回路を活性化し,
前記冗長メモリセルアレイと置換されるコラムにおいて,当該コラム内の前記電流遮断回路の前記2組のNMOSトランジスタ対が前記遮断制御信号配線の遮断制御信号により遮断状態にされることを特徴とする半導体記憶装置。 - 請求項1において,
さらに,前記メモリセルアレイ内の各ビット線対に設けられ,当該ビット線対をプリチャージ電位にプリチャージするプリチャージ回路と,
前記プリチャージ回路に前記プリチャージ電位を供給するプリチャージ電源配線とビット線対との間にプリチャージ遮断回路とを有し,
前記冗長メモリセルアレイと置換されるコラムにおいて,当該コラム内の前記プリチャージ遮断回路が遮断状態にされることを特徴とする半導体記憶装置。 - 請求項1において,
さらに,前記センスアンプ回路とそれをシェアする両側のビット線対との間にそれぞれ設けられた2つの電流遮断回路の間に,前記ビット線対をプリチャージするプリチャージ回路を有することを特徴とする半導体記憶装置。 - 請求項1または2において,
さらに,アクセスされたコラムアドレスが前記冗長メモリセルアレイに置換された不良アドレスと一致するか否かを検出する冗長判定回路を有し,
前記不良アドレスに対応するビット線対の前記遮断制御信号配線に前記遮断制御信号が供給されることを特徴とする半導体記憶装置。
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