KR20150018106A - 리페어 회로를 포함한 반도체 메모리 장치 - Google Patents

리페어 회로를 포함한 반도체 메모리 장치 Download PDF

Info

Publication number
KR20150018106A
KR20150018106A KR1020130094596A KR20130094596A KR20150018106A KR 20150018106 A KR20150018106 A KR 20150018106A KR 1020130094596 A KR1020130094596 A KR 1020130094596A KR 20130094596 A KR20130094596 A KR 20130094596A KR 20150018106 A KR20150018106 A KR 20150018106A
Authority
KR
South Korea
Prior art keywords
address information
fuses
repair
memory device
semiconductor memory
Prior art date
Application number
KR1020130094596A
Other languages
English (en)
Inventor
김귀동
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130094596A priority Critical patent/KR20150018106A/ko
Priority to US14/107,254 priority patent/US20150043288A1/en
Publication of KR20150018106A publication Critical patent/KR20150018106A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

각각 M개의 비트로 이루어진 리페어 컬럼 어드레스 정보를 N개 프로그래밍하기 위해 어레이 형태로 배치된 M*N개의 퓨즈;외부에서 인가되는 액티브 커맨드 및 로우 어드레스 정보에 응답하여 상기 M*N개의 퓨즈를 M개 단위로 선택하고, 선택된 M개의 퓨즈에 저장된 리페어 컬럼 어드레스 정보를 출력하기 위한 퓨즈 선택부; 및 상기 퓨즈 선택부에서 선택된 리페어 컬럼 어드레스 정보를 기준으로 외부에서 인가되는 컬럼 어드레스 정보의 리페어 대상 여부를 판단하기 위한 리페어 판단부를 포함하는 반도체 메모리 장치가 제공되며, 이에 의해 메모리 집적회로에서 리페어 동작에 소요되는 시간을 줄이며, 리페어 회로가 차지하는 면적을 최소화할 수 있다.

Description

리페어 회로를 포함한 반도체 메모리 장치{SEMIDONDUCTOR MEMORY DEVICE WITH REPAIR CIRCUIT}
본 기술은 리페어 동작 시 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍 하기 위한 퓨즈 어레이를 포함하는 리페어 회로와 그를 갖는 반도체 메모리 장치에 관한 것으로, 특히 퓨즈 어레이의 리페어 정보를 처리하는 기술에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 무수히 많은 메모리 셀(memory cell)을 구비하고 있으며, 공정 기술이 발달함에 따라 그 집적도가 점점 증가하여 메모리 셀의 개수 역시 점점 증가하고 있다. 반도체 메모리 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구되어 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행하면서 전력 소비를 줄일 수 있는 반도체 메모리 장치의 요구는 계속되고 있다. 아울러, 반도체 메모리의 고용량화에 따라 하나의 반도체 칩에 들어가는 신호 선과 단위 셀의 개수도 급격하게 증가하였다.
이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 반도체 메모리 장치에 포함된 각각의 구성 요소들의 크기가 작아짐에 따라 결함의 발생 가능성이 커지고, 각종 신호 선끼리 혹은 신호 선과 단위 셀 사이의 결함이 늘어나는 것은 반도체 메모리 장치 전체의 결함률을 증가시키는 원인으로 작용하게 된다. 반도체 메모리 장치에 발생한 결함 있는 단위 셀을 대체할 수 있도록 하는 리던던시(Redundancy) 회로는 일반적으로 반도체 메모리 장치 내 포함된 복수의 뱅크 각각에 포함되어 있다. 각 뱅크는 복수의 단위 셀로 구성된 셀 매트, 컬럼(column)영역을 제어하기 위한 컬럼(column) 제어 영역을 포함한다. 리던던시 회로는 결함 단위 셀의 컬럼(column) 어드레스를 리페어하기 위한 컬럼(column) 리던던시 회로가 있으며, 이들 각각은 각 뱅크의 컬럼 제어 영역에 포함된다. 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀' 이라 칭하기도 한다.
한편, 반도체 메모리 장치 내에는 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍(programing) 할 수 있는 퓨즈 회로가 구비된다. 여기서, 프로그래밍은 리페어 대상 메모리 셀에 대응하는 어드레스를 퓨즈 회로에 저장하기 위한 일련의 동작을 의미한다. 일반적으로 퓨즈 회로에 구비되는 퓨즈를 프로그래밍하는 방식에는 대표적으로 전기 컷팅 방식과 레이저 컷팅 방식이 있다. 여기서, 전기 컷팅 방식은 컷팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 참고로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단한 방식으로 실시할 수 있는 장점이 있으나, 반도체 메모리 장치가 패키지(package)로 제작되기 이전 단계인 웨이퍼(wafer) 상태에서 실시되어야하는 단점을 가진다.
현재 반도체 메모리 장치는 더욱 고집적화되고 있으며 생산성 향상을 위해 전체 면적을 줄이려는 노력이 계속되고 있다. 실제로, 반도체 메모리 장치의 면적이 작을 수록 하나의 웨이퍼를 통해 생산될 수 있는 반도체 메모리 장치의 수가 늘어나고 이는 곧 생산성 향상을 통한 제조 원가의 절감으로 연결된다. 하지만, 반도체 메모리 장치의 저장 용량은 더욱 커져 단위셀의 수가 늘어나고 이에 따라 단위셀의 결함을 대체하기 위한 리던던시 회로의 크기도 더 커지고 있는데, 이는 반도체 메모리 장치의 전체 면적을 줄이는 데 어려움을 준다. 이러한 문제로 현재는 기존의 메탈 퓨즈를 이용하는 리던던시 회로 대비하여 사이즈도 작으면서 기존의 CMOS 공정을 이용하여 구현이 가능하다는 장점을 가지고 있는 퓨즈 어레이(Array E-Fuse;ARE)를 사용한다.
본 발명의 실시예들이 해결하고자 하는 기술적 과제는 퓨즈 어레이를 이용하여 리페어 동작을 수행하기 위한 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 각각 M개의 비트로 이루어진 리페어 컬럼 어드레스 정보를 N개 프로그래밍하기 위해 어레이 형태로 배치된 M*N개의 퓨즈; 외부에서 인가되는 액티브 커맨드 및 로우 어드레스 정보에 응답하여 상기 M*N개의 퓨즈를 M개 단위로 선택하고, 선택된 M개의 퓨즈에 저장된 리페어 컬럼 어드레스 정보를 출력하기 위한 퓨즈 선택부; 및 상기 퓨즈 선택부에서 선택된 리페어 컬럼 어드레스 정보를 기준으로 외부에서 인가되는 컬럼 어드레스 정보의 리페어 대상 여부를 판단하기 위한 리페어 판단부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은, 각각 M개의 비트로 이루어진 리페어 컬럼 어드레스 정보를 N개 프로그래밍하기 위해 어레이 형태로 배치된 M*N개의 퓨즈를 포함하는 반도체 메모리 장치의 동작 방법에 있어서, 액티브 커맨드에 응답하여, 외부에서 인가되는 로우 어드레스를 디코딩하여 메모리 셀 어레이 각각에 대응하는 셀 매트 정보를 로우 어드레스 정보로 출력하는 제1 디코딩 단계; 상기 로우 어드레스에 응답하여 메모리 셀 어레이 각각에 배치된 다수의 워드 라인을 선택적으로 활성화시키는 제2 디코딩 단계; 상기 제2 디코딩 단계의 동작 구간 동안 상기 액티브 커맨드 및 상기 로우 어드레스 정보에 응답하여 상기 M*N 개의 퓨즈를 M개 단위로 선택하는 단계; 및 상기 선택된 M개의 퓨즈에 저장된 리페어 컬럼 어드레스 정보를 출력하는 단계를 포함할 수 있다.
제안된 실시예의 반도체 메모리 장치는 퓨즈 어레이의 리페어 동작에 소요되는 시간을 최소화할 수 있는 효과가 있다. 또한, 퓨즈 어레이의 데이터를 미리 저장하기 위한 레지스터와 같은 고속의 저장장치가 리페어 회로에 포함될 필요가 없으므로 리페어 회로가 차지하는 면적을 최소화하는 효과가 있다.
도1은 본 발명의 일 실시예인 반도체 메모리 장치의 블록 구성도.
도2는 반도체 메모리 장치의 로우 디코더의 블록 구성도.
도3은 반도체 메모리 장치의 퓨즈 셀 어레이의 회로 구성도.
도4는 반도체 메모리 장치의 퓨즈 셀 어레이의 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 일 실시예인 반도체 메모리 장치의 블록 구성도이다.
도1를 참조하면, 반도체 메모리 장치(1000)는 로우 디코더(100), 퓨즈 셀 어레이(300), 리페어 판단부(500)와 메모리 셀 어레이(700)를 포함한다.
로우 디코더(100)는 외부에서 로우 어드레스(XADD)를 입력받아 디코딩하여 다수의 워드라인 중 어느 하나를 선택하여 활성화시키고, 활성화되는 워드 라인이 포함된 메모리 셀 매트 정보를 로우 어드레스 정보(XMATYF)로서 출력한다.
퓨즈 셀 어레이(300)는 리페어 컬럼 어드레스 정보(RYADD)를 프로그래밍하고, 액티브 커맨드(ACT_CMD) 인가 시에 로우 어드레스 정보(XMATYF)에 응답하여 리페어 컬럼 어드레스 정보(RYADD)를 출력한다. 이때, 로우 어드레스 정보(XMATYF)는 로우 디코더(100)에서 디코딩된 셀 매트 정보이다.
리페어 판단부(500)는 리드 커맨드(RD_CMD)가 인가되어 메모리의 리드 동작 시에 입력되는 컬럼 어드레스(YADD)와 리페어 컬럼 어드레스 정보(RYADD)를 비교하여 리페어 동작을 제어한다.
메모리 셀 어레이(700)는 노멀 셀 어레이(710)와 리던던시 셀 어레이(730)가 배치된다. 리페어 판단부(500)에서 입력되는 컬럼 어드레스(YADD)가 리페어 컬럼 어드레스 정보(RYADD)와 비교하여 동일하지 않을 경우에는 컬럼 제어 영역(미도시)에서 노멀 셀 어레이(710)의 노멀 컬럼 어드레스를 선택하기 위한 노멀 컬럼 선택 신호가 활성화된다. 반면에, 입력되는 컬럼 어드레스(YADD)가 리페어 컬럼 어드레스 정보(RYADD)에 대응하는 경우에는 컬럼 제어 영역(미도시)에서 리던던시 셀 어레이(730)의 리던던시 컬럼 어드레스를 선택하기 위한 리던던시 컬럼 선택 신호가 활성화되어 리페어 동작을 수행한다.
도2는 반도체 메모리 장치의 로우 디코더(100)에 대한 블록 구성도이다.
도2를 참조하면, 로우 디코더(100)는 제1 로우 디코더(110)와 제2 로우 디코더(130)로 구성된다.
제1 로우 디코더(110)는 외부에서 인가되는 로우 어드레스(XADD)를 디코딩하여 다수의 메모리 셀(300) 각각에 대응하는 다수의 메모리 셀 매트 정보를 로우 어드레스 정보(XMATYF)로서 퓨즈 셀 어레이(300)로 출력한다. 예컨대, 입력되는 로우 어드레스(XADD)의 최상위로부터 일부 비트를 디코딩하여 로우 어드레스 정보(XMATYF)를 출력할 수 있다.
제2 로우 디코더(130)는 제1 로우 디코더(110)에서 디코딩 동작에 사용되지 않은 나머지 로우 어드레스(XADD)까지 디코딩 동작에 포함시켜 다수의 메모리 셀 매트 각각에 배치된 다수의 워드 라인(WL)을 선택적으로 활성화시키기 위한 정보(WL_SEL)를 노멀 셀 어레이(710)로 전달한다.
본 발명의 실시예인 반도체 메모리 장치(1000)에서 제2 로우 디코더(130)가 동작하는 구간 동안에 로우 어드레스 정보(XMATYF)를 입력받아 퓨즈 셀 어레이(300)에서 리페어 컬럼 어드레스 정보(RYADD)를 출력하게 된다. 이후, 리드 명령(RD_CMD)이 인가되어 메모리의 리드 동작이 수행되면 입력되는 컬럼 어드레스(YADD)와 리페어 컬럼 어드레스 정보(RYADD)를 비교하여 컬럼 어드레스(YADD)가 리페어 대상 어드레스인지 판단하게 된다.
도3는 퓨즈 셀 어레이(300)의 회로 구성도이다.
도3을 참조하면, 퓨즈 셀 어레이(300)는 각각 M개의 비트로 이루어진 리페어 컬럼 어드레스 정보를 N개 프로그래밍하기 위해 어레이 형태로 M*N 개로 배치되는 퓨즈(310), 퓨즈 선택부(330)를 포함한다.
퓨즈 셀 어레이(300)는 M개의 비트 개수를 가지는 어드레스를 하나의 어드레스 세트로 하고, 이러한 어드레스 세트를 N개 프로그래밍할 수 있는 구성이다. 즉, 퓨즈 셀 어레이(300)는 M*N개의 퓨즈 회로를 구비한다.
퓨즈 선택부(330)는 외부에서 인가되는 액티브 커맨드(ACT_CMD) 및 로우 어드레스 정보(XMATYF)에 응답하여 M*N개의 퓨즈(310)를 M개 단위로 선택하고, 선택된 M개의 퓨즈에 저장된 리페어 컬럼 어드레스 정보(RYADD)를 출력한다. 퓨즈 선택부(330)는 로우 어드레스 정보(XMATYF)에 응답하여 선택된 M개의 퓨즈에 저장된 데이터를 감지하기 위한 데이터 감지부(331)와 감지된 데이터를 래치하기 위한 데이터 래치부(333)를 포함한다.
도시된 바와 같이, 퓨즈(310)는 M개의 비트로 이루어지고, 로우 어드레스 정보(XMATYFB<1:N>)에 응답하는 다수의 워드 라인(WL<1:N>)과 프로그램 라인(PG<1:N>), 다수의 비트 라인(BL<1:M>)으로 구성된 어레이 형태를 가진다. 로우 어드레스 정보(XMATYFB<1:N>)는 전술하였듯이, 외부에서 인가되는 로우 어드레스(XADD)를 디코딩하여 알 수 있는 다수의 메모리 셀 각각에 대응하는 셀 매트 정보이다. 액티브 커맨드(ACT_CMD)가 인가되어 액티브 동작이 되면, 로우 어드레스 정보(XMATYFB<1:N>)에 응답하여 활성화된 M개의 퓨즈의 데이터를 각각 감지하여 데이터를 출력한다.
구체적으로는 설명하자면, 퓨즈(310)는 다수의 워드 라인(WL<1:N>), 프로그램 라인(PG<1:N>)과 다수의 비트 라인(BL<1:M>)으로 구성된다. 다수의 비트 라인(BL<1:M>)은 각각 로우 어드레스 정보(XMATYFB<1:N>)에 응답하는 프로그램 라인(PG<1:N>) 및 워드 라인(WL<1:N>)과 연결된다. 또한, 다수의 비트 라인(BL<1:M>)은 각각 퓨즈의 데이터를 감지하기 위한 데이터 감지부(331)와 퓨즈를 제어하기 위한 신호(BL PCG,RUP,RD)들과 연결된다.
먼저, 설명의 원활함을 위하여 단일의 프로그램 라인(PG2)과 워드 라인(WL2)과 단일의 비트 라인(BL2)의 구성을 예로 설명하고자 한다. 프로그램 라인(PG2>)과 워드 라인(WL2)은 퓨즈(310) 내의 NMOS 트랜지스터의 게이트로 각각 연결된다. 프로그램 라인(PG2)는 로우 어드레스 정보(XMATYFB2)에 응답하는 게이트로 구성된 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)의 공통 드레인과 연결된다. 또한, 워드 라인(WL2)도 역시 로우 어드레스 정보(XMATYFB2)에 응답하는 게이트로 구성된 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)의 공통 드레인과 연결된다. 퓨즈(310) 내의 비트 라인(BL2)은 퓨즈를 제어하기 위한 신호(BL PCG,RUP,RD)들에 응답하는 제3 PMOS 트랜지스터(MP3), 제3 및 4 NMOS 트랜지스터(MN3,MN4)와 연결된다. 전원 전압(VDD)와 접지 전압(VSS) 사이에 소스- 드레인 경로를 가지며, 비트 라인의 프리차지(Precharge) 동작을 위한 프리차지 신호(BL PCG)에 응답하는 제3 PMOS 트랜지스터(MP3), 리드 신호(RD)에 응답하는 제3 NMOS 트랜지스터(MN3)와 럽쳐(RUP) 신호에 응답하는 제4 NMOS 트랜지스터(MN4)와 연결된다. 비트 라인(BL2)은 제3 PMOS 트랜지스터(MP3)와 제3 NMOS 트랜지스터(MN3)의 공통 드레인과 제4 NMOS 트랜지스터(MN4)의 드레인과 연결된다. M*N개의 퓨즈(310)는 전술한 구성과 동일한 구성을 가진다. 이때, 리드 신호(RD)는 메모리 동작 중 노멀 셀 어레이의 데이터를 읽어내는 리드 동작(READ)이 아닌 리페어 컬럼 어드레스 정보(RYADD)가 프로그래밍된 퓨즈 셀 어레이의 데이터를 읽기 위한 동작에 필요한 신호이다.
데이터 감지부(331)는 감지된 데이터를 직접 래치하기 위한 데이터 래치부(333)와 연결된다. 데이터 래치부(333)에서 래치된 데이터는 리페어 컬럼 어드레스 정보(RYADD)로서 출력한다.
다음으로 동작을 설명하면, M*N개의 퓨즈(310)는 럽쳐(Rupture) 동작이나 액티브 모드가 되기 앞서 프리차지 신호(BL PCG)를 통해서 비트 라인(BL)의 레벨을 잡아주는 프리차지(Precharge) 동작을 수행한다. 프리차지 신호(BL PCG)가 '로우' 레벨로 인가되어 제3 PMOS 트랜지스터(MP3)가 턴-온 되며, 로우 어드레스 정보(XMATYFB<1:N>)는 비활성화된 레벨, 즉 '하이' 레벨로 비트 라인(BL<1:M>)을 프리차지(Precharge) 동작을 수행한다.
다음으로 M*N개 퓨즈에 리페어 컬럼 어드레스 정보(RYADD)를 럽쳐(Rupture)하기 위한 동작이 수행된다. 럽쳐 신호(RUP)가 인가되거나 메모리가 동작하는 액티브 커맨드(ACT_CMD) 인가되면, 특정 로우 어드레스 정보(XMATYFB2)는 '로우' 레벨로 활성화가 된다. 따라서, 특정 로우 어드레스 정보(XMATYF2)를 게이트로 인가받는 제1 PMOS 트랜지스터(MP1)는 턴-온되며, 프로그램 라인(PG2)과 워드 라인(WL2)은 '하이' 레벨이 된다. 즉, 특정 로우 어드레스 정보(XMATYFB2)에 응답하는 M 개의 퓨즈의 게이트는 '하이' 레벨의 전압이 인가되어 럽쳐(Rupture)를 위한 준비가 된다. 이 상태에서 럽쳐 신호(RUP)가 '하이' 레벨이 되면 제4 NMOS 트랜지스터(MN4)는 턴-온되고, M개의 퓨즈의 소스에는 접지 전압(VSS)가 인가된다. 즉, M개의 퓨즈의 게이트에는 각각 '하이' 레벨의 전원 전압(VDD)이 인가되고, 소스 에는 접지 전압(VSS)이 인가되어 M개의 퓨즈는 전기적인 스트레스로 럽쳐 동작이 이루어진다.
이후, 액티브 커맨드(ACT_CMD)가 인가되어 메모리가 동작하는 액티브 모드가 되면, 리드 신호(RD)가 '하이' 레벨로 활성화되어 제3 NMOS 트랜지스터(MN3)는 턴-온 된다. 따라서, 제2 PMOS 트랜지스터(MP2)와 비트 라인(BL<1:M>)과 제3 NMOS 트랜지스터(MN3)의 경로에 전원 전압(VDD)-접지 전압(VSS)의 전류 패스(Current Path)가 발생한다. 이 전류 패스로 데이터 감지부(331)와 연결된 노드는 전압 분배에 의해 일정한 전압을 갖게 되고, 이 전압을 감지하여 럽쳐 여부를 판단하게 된다. 감지된 퓨즈 데이터는 각각 데이터 래치부(333)에 전달되어 직접 래치되고, 래치된 데이터가 리페어 컬럼 어드레스 정보(RYADD)로서 리페어 판단부로 출력하게 된다.
퓨즈 셀 어레이(300)는 로우 어드레스 정보(XMATYF)에 응답하여 다수의 메모리 셀 매트 각각에 배치된 다수의 워드 라인을 선택적으로 활성화시키기 위한 로우 디코딩 동작구간 동안에 퓨즈 선택부(330)가 동작하기 때문에 통상적인 리페어 회로에서 미리 퓨즈 데이터를 읽어서 저장해놓는 레지스터가 필요하지 않게 된다.
도4는 퓨즈 셀 어레이의 타이밍도이다.
도4를 참조하면, 럽쳐 신호(RUP)가 '하이' 레벨로 활성화되어 럽쳐 모드(Rupture)가 되면 로우 어드레스 정보(XMATYF)에 따라 해당하는 M개의 퓨즈가 럽쳐(Rupture) 동작이 이루어 진다. 비트 라인 프리차지 신호(BL PCG)는 '하이' 레벨로 비활성화되며, 도시되지 않았으나 액티브 모드 이후 메모리 프리차지 동작시에 '로우' 레벨로 활성화된다. 이후, 메모리가 동작하는 액티브 모드 시에 리드 신호(RD)가 '하이' 레벨로 활성화되고, 로우 어드레스 정보(XMATYF)에 응답하여 감지 시간(tS) 동안에 M개의 퓨즈의 데이터가 감지된다. 감지된 퓨즈 데이터를 데이터 래치부에서 직접 래치하고, 래치된 데이터는 실제 리페어 컬럼 어드레스 정보(RYADD)로 출력된다. 반도체 메모리 장치(1000)는 감지 시간(tS) 만큼을 보장한 후부터 퓨즈 데이터를 사용할 수 있게 된다. 이때, 감지 시간(tS)은 외부의 로우 어드레스(XADD)에 응답하여 다수의 워드 라인을 선택적으로 활성화 시키기 위한 정보(WL_SEL)가 디코딩 동작이 이루어지는 시간이 된다. 이 시간 동안 퓨즈 셀 어레이(300)에서 로우 어드레스 정보(XMATYF)에 응답하여 해당하는 M개의 퓨즈 데이터를 감지하고, 이 데이터를 리페어 컬럼 어드레스 정보(YADD)로 출력한다. 이후, 리드 커맨드(RD_CMD)가 인가되어, 외부에서 컬럼 어드레스(YADD)와 비교하여 리페어 동작이 수행된다.
본 발명의 반도체 메모리 장치는 액티브 커맨드가 인가될 때마다 퓨즈 셀 어레이의 데이터를 직접 래치한 후 리페어 동작을 수행하도록 제어하기 때문에 퓨즈 셀 어레이의 프로그래밍된 데이터를 미리 읽어서 저장하는 레지스터와 같은 저장 장치가 리페어 회로에 포함될 필요가 없다. 따라서, 레지스터를 구비함으로써 차지하는 리페어 회로의 면적을 개선할 수 있으며, 퓨즈 셀 어레이의 리페어 컬럼 어드레스 정보를 유효한 데이터로 사용하는데 소요되는 리페어 동작시간을 줄일 수 있다.
본 발명의 기술 사상은 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100:로우 디코더
110:제1 로우 디코더
130:제2 로우 디코더
300:퓨즈 셀 어레이
310:M*N개의 퓨즈
330:퓨즈 선택부
331:데이터 감지부
333:데이터 래치부
500:리페어 판단부
700:메모리 셀 어레이
710:노멀 셀 어레이
730:리던던시 셀 어레이
1000:반도체 메모리 장치

Claims (5)

  1. 각각 M개의 비트로 이루어진 리페어 컬럼 어드레스 정보를 N개 프로그래밍하기 위해 어레이 형태로 배치된 M*N개의 퓨즈;
    외부에서 인가되는 액티브 커맨드 및 로우 어드레스 정보에 응답하여 상기 M*N개의 퓨즈를 M개 단위로 선택하고, 선택된 M개의 퓨즈에 저장된 리페어 컬럼 어드레스 정보를 출력하기 위한 퓨즈 선택부; 및
    상기 퓨즈 선택부에서 선택된 리페어 컬럼 어드레스 정보를 기준으로 외부에서 인가되는 컬럼 어드레스 정보의 리페어 대상 여부를 판단하기 위한 리페어 판단부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    외부에서 인가되는 로우 어드레스를 디코딩하여 메모리 셀 어레이 각각에 대응하는 셀 매트 정보를 상기 로우 어드레스 정보로 출력하는 제1 로우 디코더부; 및
    상기 로우 어드레스에 응답하여 메모리 셀 어레이 각각에 배치된 다수의 워드 라인을 선택적으로 활성화시키기 위한 제2 로우 디코더를 더 포함하며,
    상기 제2 로우 디코딩 부의 동작 구간 동안 상기 퓨즈 선택부가 동작하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 퓨즈 선택부는,
    상기 M*N 개의 퓨즈 중 상기 로우 어드레스 정보에 따라 선택된 M 개의 퓨즈에 저장된 데이터를 감지하기 위한 데이터 감지부; 및
    상기 데이터 감지부에서 감지된 데이터를 래치하기 위한 데이터 래치부
    를 구비하는 반도체 메모리 장치.
  4. 각각 M개의 비트로 이루어진 리페어 컬럼 어드레스 정보를 N개 프로그래밍하기 위해 어레이 형태로 배치된 M*N개의 퓨즈를 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    액티브 커맨드에 응답하여, 외부에서 인가되는 로우 어드레스를 디코딩하여 메모리 셀 어레이 각각에 대응하는 셀 매트 정보를 로우 어드레스 정보로 출력하는 제1 디코딩 단계;
    상기 로우 어드레스에 응답하여 메모리 셀 어레이 각각에 배치된 다수의 워드 라인을 선택적으로 활성화시키는 제2 디코딩 단계;
    상기 제2 디코딩 단계의 동작 구간 동안 상기 액티브 커맨드 및 상기 로우 어드레스 정보에 응답하여 상기 M*N 개의 퓨즈를 M개 단위로 선택하는 단계; 및
    상기 선택된 M개의 퓨즈에 저장된 리페어 컬럼 어드레스 정보를 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 리페어 컬럼 어드레스 정보를 출력하는 단계는,
    상기 M*N개의 퓨즈 중 선택된 M개의 퓨즈에 저장된 데이터를 감지하는 단계; 및
    상기 감지된 데이터를 래치하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
KR1020130094596A 2013-08-09 2013-08-09 리페어 회로를 포함한 반도체 메모리 장치 KR20150018106A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130094596A KR20150018106A (ko) 2013-08-09 2013-08-09 리페어 회로를 포함한 반도체 메모리 장치
US14/107,254 US20150043288A1 (en) 2013-08-09 2013-12-16 Semiconductor memory device having fuse cell array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130094596A KR20150018106A (ko) 2013-08-09 2013-08-09 리페어 회로를 포함한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20150018106A true KR20150018106A (ko) 2015-02-23

Family

ID=52448548

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130094596A KR20150018106A (ko) 2013-08-09 2013-08-09 리페어 회로를 포함한 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US20150043288A1 (ko)
KR (1) KR20150018106A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170109138A (ko) * 2016-03-17 2017-09-28 에스케이하이닉스 주식회사 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법
US11551780B2 (en) 2017-12-19 2023-01-10 SK Hynix Inc. Semiconductor apparatus

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
KR20150041330A (ko) * 2013-10-08 2015-04-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 구동 방법
KR20160074914A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 리던던시 회로를 포함하는 반도체 메모리 장치
WO2016143568A1 (en) * 2015-03-10 2016-09-15 Kabushiki Kaisha Toshiba Memory device and controlling method thereof
KR20170036884A (ko) * 2015-09-18 2017-04-03 에스케이하이닉스 주식회사 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템
KR102440362B1 (ko) 2015-09-25 2022-09-05 삼성전자주식회사 이미지 센서, 적층형 이미지 센서, 이미지 처리 장치 및 이미지 센서 칩 패키지의 제조 방법
KR101963936B1 (ko) 2016-11-08 2019-07-31 한국과학기술원 전자파 신호 송수신 안테나 및 em-터널이 내장된 구조를 갖는 인쇄회로기판 및 그 제작 방법
KR20180118379A (ko) * 2017-04-21 2018-10-31 에스케이하이닉스 주식회사 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
KR20190017424A (ko) * 2017-08-11 2019-02-20 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 메모리 장치
US11037613B2 (en) * 2019-07-17 2021-06-15 Micron Technology, Inc. Implementations to store fuse data in memory devices
CN111415700B (zh) * 2020-04-24 2022-05-06 西安紫光国芯半导体有限公司 一种修复方法、装置及计算机存储介质
CN114999555B (zh) * 2021-03-01 2024-05-03 长鑫存储技术有限公司 熔丝故障修复电路
US11791011B1 (en) * 2022-05-03 2023-10-17 Micron Technology, Inc. Self-repair verification
CN117766006A (zh) * 2022-09-16 2024-03-26 长鑫存储技术有限公司 一种可编程存储阵列、编程方法以及半导体存储器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3886938T2 (de) * 1988-10-28 1994-06-30 Ibm Reprogrammierbare logische Sicherung für logische Anordnungen, basierend auf einer 6-Elementen-SRAM-Zelle.
KR20150001133A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170109138A (ko) * 2016-03-17 2017-09-28 에스케이하이닉스 주식회사 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법
US11551780B2 (en) 2017-12-19 2023-01-10 SK Hynix Inc. Semiconductor apparatus
US11972829B2 (en) 2017-12-19 2024-04-30 SK Hynix Inc. Semiconductor apparatus

Also Published As

Publication number Publication date
US20150043288A1 (en) 2015-02-12

Similar Documents

Publication Publication Date Title
KR20150018106A (ko) 리페어 회로를 포함한 반도체 메모리 장치
TWI543191B (zh) 用於記憶體之目標更新之裝置及方法
US7336549B2 (en) Redundancy circuit and repair method for a semiconductor memory device
US9633750B2 (en) Semiconductor device for performing repair operations
US9293227B1 (en) Semiconductor memory apparatus and semiconductor integrated circuit apparatus
US10726937B2 (en) Semiconductor device and operating method thereof
US9401219B2 (en) Electronic fuse semiconductor device for selecting failed redundancy word lines
JP2012174297A (ja) 半導体装置
US6118710A (en) Semiconductor memory device including disturb refresh test circuit
US20130286759A1 (en) Method of selecting anti-fuses and method of monitoring anti-fuses
KR20130122260A (ko) 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법
US11328787B2 (en) One-time programmable memory circuit and semiconductor apparatus including the same
US9030898B2 (en) Semiconductor device
JPH06275095A (ja) 半導体記憶装置及び冗長アドレス書込方法
US8422327B2 (en) Semiconductor device having nonvolatile memory element and manufacturing method thereof
US9418763B2 (en) Memory array, memory device, and methods for reading and operating the same
US8867288B2 (en) Memory device and test method thereof
US9852814B1 (en) Rupture control device and semiconductor device to improve yield
CN105513646B (zh) 修复电路及包括修复电路的半导体存储器件
US9251917B2 (en) Memory device and defective address repair methods thereof
US11107544B2 (en) Semiconductor memory device including non-volatile storage circuit and operating method thereof
KR102547107B1 (ko) 메모리 장치 및 이를 포함하는 시스템
US9589668B2 (en) Semiconductor memory device for performing test operation of circuits related to repair scheme and operating method thereof
JP2003187591A (ja) 半導体記憶装置
KR20150072043A (ko) 반도체 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid