CN117766006A - 一种可编程存储阵列、编程方法以及半导体存储器 - Google Patents

Abstract

本公开实施例提供了一种可编程存储阵列、编程方法以及半导体存储器，可编程存储阵列包括多个存储单元，该存储单元包括串联的第一晶体管和第二晶体管；第一晶体管的第一端与位线连接，第一晶体管的栅极端与编程线连接，第一晶体管的第二端与第二晶体管的第一端连接；第二晶体管的栅极端与字线连接，第二晶体管的第二端与第一预设电源连接；其中，在对存储单元编程时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极端和第一晶体管的第一端的电压差大于0；在恢复存储单元时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极和第一晶体管的第一端的电压差小于0。这样，不仅无需击穿栅氧层，并且能够实现对存储单元的多次编程。

Description

一种可编程存储阵列、编程方法以及半导体存储器

技术领域

本公开涉及集成电路技术领域，尤其涉及一种可编程存储阵列、编程方法以及半导体存储器。

背景技术

随着集成电路技术的不断发展，集成电路中广泛使用熔丝存储单元进行修复工作。其中，栅氧熔丝存储单元作为其中的典型代表，其最经典的结构就是由控制栅极+熔丝栅极共同组成一条熔断电路，通过控制熔丝栅极的栅氧击穿与否来实现编程效果。

栅氧熔丝存储单元可以包括熔丝晶体管和传输晶体管。在对熔丝晶体管的熔丝栅极施加高电压时，熔丝晶体管的栅氧层由于高电压熔丝栅极与低电压位线之间的电压差而破坏。具体地，将足以形成导电沟道的电压施加到传输晶体管的控制栅极，传送熔丝栅极电压；然后，通过控制熔丝栅极与位线之间的电压差以击穿栅氧层，从而完成一次编程操作。

发明内容

本公开提供了一种可编程存储阵列、编程方法以及半导体存储器，不仅无需击穿栅氧层，同时还能够实现对存储单元的多次编程。

第一方面，本公开实施例提供了一种可编程存储阵列，该可编程存储阵列包括多个存储单元，存储单元包括串联的第一晶体管和第二晶体管；

第一晶体管的第一端与位线连接，第一晶体管的栅极端与编程线连接，第一晶体管的第二端与第二晶体管的第一端连接；

第二晶体管的栅极端与字线连接，第二晶体管的第二端与第一预设电源连接；

其中，在对存储单元编程时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极端和第一晶体管的第一端的电压差大于0；

在恢复存储单元时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极和第一晶体管的第一端的电压差小于0。

在一些实施例中，多个存储单元呈阵列分布，其中：

在位线的延伸方向上分布有若干存储单元，且若干存储单元均通过第一晶体管的第一端与位线连接；

在字线的延伸方向上分布有若干存储单元，且若干存储单元均通过第二晶体管的栅极端与字线连接；

在编程线的延伸方向上分布有若干存储单元，且若干存储单元均通过第一晶体管的栅极端与编程线连接；

其中，位线的延伸方向和字线的延伸方向相互垂直，且编程线的延伸方向与字线的延伸方向相互平行。

在一些实施例中，在位线的延伸方向上还分布有预充模块，其中：

预充模块，用于接收预充电信号，根据预充电信号对位线进行预充电，使位线的位线电压预充电至预设电压。

在一些实施例中，预充模块包括第三晶体管和第四晶体管，其中：

第四晶体管的第一端连接第一电压，第四晶体管的第二端连接位线，第四晶体管的栅极端用于接收第一预充电信号，且对存储单元编程时，第一预充电信号导通第四晶体管，使存储单元所在的位线预充电至第一电压；

第三晶体管的第一端连接第二电压，第三晶体管的第二端连接位线，第三晶体管的栅极端用于接收第二预充电信号，且恢复存储单元时，第二预充电信号导通第三晶体管，使存储单元所在的位线预充电至第二电压；

其中，第一电压低于第二电压。

在一些实施例中，第一电压的取值范围为-0.7～0V，第二电压的取值范围为2.5～3V。

在一些实施例中，第一电压为-0.7V，第二电压为3V。

在一些实施例中，可编程存储阵列还包括第一电源模块和第二电源模块，且第一电源模块与编程线连接，第二电源模块与字线连接，其中：

第一电源模块，用于为编程线提供控制电压；

第二电源模块，用于为字线提供字线电压。

在一些实施例中，在对存储单元编程时，通过第一电源模块控制所有编程线的控制电压为第三电压；

在恢复存储单元时，通过第一电源模块控制存储单元所在的编程线的控制电压为第四电压，并控制其他编程线的控制电压为第三电压；

其中，第三电压高于第四电压。

在一些实施例中，第三电压的取值范围为2.5～3V，第四电压的取值范围为0～1.5V。

在一些实施例中，第三电压为3V，第四电压为1.5V。

在一些实施例中，在字线被选中的情况下，通过第二电源模块控制字线的字线电压为第五电压；或者，在字线未被选中的情况下，通过第二电源模块控制字线的字线电压为第六电压；

其中，第五电压低于第六电压。

在一些实施例中，在字线被选中的情况下，若第五电压低于第一预设电源的电源电压，则确定第二晶体管处于导通状态；或者，在字线未被选中的情况下，若第六电压大于或等于第一预设电源的电源电压，则确定第二晶体管处于关断状态。

在一些实施例中，第五电压为0V，第六电压为3V。

在一些实施例中，可编程存储阵列还包括读出电路，位线分别通过不同的第五晶体管与读出电路连接，其中：

第五晶体管的第一端与位线连接，第五晶体管的第二端与读出电路连接，第五晶体管的栅极端接收列选择信号，第五晶体管根据列选择信号将对应位线的信号传输至读出电路。

在一些实施例中，读出电路包括读取电阻和比较器，其中：

比较器的第一输入端、读取电阻的第一端均与第五晶体管的第二端连接，读取电阻的第二端接地，比较器的第二输入端用于接收参考电压，比较器的输出端用于读出目标存储单元内存储的数据，其中，目标存储单元是根据列选择信号和字线共同确定的。

在一些实施例中，第一晶体管为PMOS管，第二晶体管为PMOS管。

第二方面，本公开实施例提供了一种编程方法，应用于包括多个存储单元的可编程存储阵列，存储单元包括第一晶体管和第二晶体管，且第一晶体管的第一端与位线连接，第一晶体管的栅极端与编程线连接，第一晶体管的第二端与第二晶体管的第一端连接，第二晶体管的栅极端与字线连接，第二晶体管的第二端与第一预设电源连接；该方法包括：

在对存储单元编程时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极端和第一晶体管的第一端的电压差大于0；

在恢复存储单元时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极和第一晶体管的第一端的电压差小于0。

在一些实施例中，该方法还包括：

在对存储单元编程时，控制编程线的控制电压高于位线的位线电压，以使得第一晶体管的栅极端和第一晶体管的第一端的电压差大于0；

在恢复存储单元时，控制编程线的控制电压低于位线的位线电压，以使得第一晶体管的栅极端和第一晶体管的第一端的电压差小于0。

第三方面，本公开实施例提供了一种半导体存储器，该半导体存储器包括如第一方面所述的可编程存储阵列。

本公开实施例提供了一种可编程存储阵列、编程方法以及半导体存储器，可编程存储阵列包括多个存储单元，该存储单元包括串联的第一晶体管和第二晶体管；第一晶体管的第一端与位线连接，第一晶体管的栅极端与编程线连接，第一晶体管的第二端与第二晶体管的第一端连接；第二晶体管的栅极端与字线连接，第二晶体管的第二端与第一预设电源连接；其中，在对存储单元编程时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极端和第一晶体管的第一端的电压差大于0；在恢复存储单元时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极和第一晶体管的第一端的电压差小于0。这样，基于第一晶体管和第二晶体管串联组成的存储单元，在对该存储单元编程时，由于第一晶体管的栅极端和第一晶体管的第一端的电压差为正向电压差，使得第一晶体管的沟道漏电流增大，从而能够实现存储单元内存储的数据转变为1；在恢复该存储单元时，由于第一晶体管的栅极端和第一晶体管的第一端的电压差为负向电压差，使得第一晶体管的沟道漏电流减小，从而能够实现存储单元内存储的数据转变为0；如此，该存储单元可以实现多次重复编程，而且由于无需击穿栅氧层，从而还避免了使用过高的电压应力，能够改善高压对存储单元的过冲损伤，最终提升存储器的性能。

附图说明

图1为一种栅氧熔丝存储单元的组成结构示意图；

图2为本公开实施例提供的一种可编程存储阵列的组成结构示意图一；

图3为本公开实施例提供的一种可编程存储阵列的组成结构示意图二；

图4为本公开实施例提供的一种可编程存储阵列的组成结构示意图三；

图5为本公开实施例提供的一种栅极电压与沟道漏电流之间的变化示意图；

图6为本公开实施例提供的一种可编程存储阵列的组成结构示意图四；

图7为本公开实施例提供的一种编程方法的流程示意图；

图8为本公开实施例提供的一种半导体存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

还需要指出，本公开实施例所涉及信号使用的高电平和低电平指的是信号的逻辑电平。信号具有高电平与其具有低电平时存在不同。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。在一些实施例中，第一电压高于第二电压。此外，信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，被描述为具有逻辑“高”电平的信号可以替选地具有逻辑“低”电平，并且被描述为具有逻辑“低”电平的信号可以替选地具有逻辑“高”电平。

参见图1，其示出了一种栅氧熔丝存储单元的组成结构示意图。如图1所示，栅氧熔丝存储单元可以包括衬底101以及位于衬底101上方的熔丝晶体管102和传输晶体管103。其中，衬底101中形成有深N阱区104，在深N阱区104中形成的P阱区105，在P阱区105中设置有第一掺杂区106、第二掺杂区107和第三掺杂区108。熔丝晶体管102又可称为编程晶体管，设置在第一掺杂区106与第二掺杂区107之间的衬底上方；而传输晶体管103又可称为选择晶体管，设置在第二掺杂区107与第三掺杂区108之间的衬底上方。

在图1中，熔丝晶体管102的熔丝栅极用于接收字线电压Wlp，传输晶体管103的控制栅极用于接收字线电压Wlr。第一掺杂区106、第二掺杂区107和第三掺杂区108可以均为N+掺杂区，这里可以用于形成源极或者漏极。

这样，如图1所示，两个分离的栅极(熔丝栅极+控制栅极)共同组成一条熔断路径，通过控制熔丝栅极的栅氧击穿与否实现编程效果。具体地，通过控制熔丝栅极与位线之间的电压差以击穿栅氧层，能够完成一次编程(One-Time Programmable，OTP)操作。然而，如果该栅氧熔丝存储单元一旦完成OTP编程，那么熔丝栅极的栅氧层会变为永久导电路径，其无法后续重新编程以具有不同的状态。

基于此，本公开实施例提供了一种可编程存储阵列，可编程存储阵列包括多个存储单元，该存储单元包括串联的第一晶体管和第二晶体管。其中，在对该存储单元编程时，由于第一晶体管的栅极端和第一晶体管的第一端的电压差为正向电压差，使得第一晶体管的沟道漏电流增大，从而能够实现存储单元内存储的数据转变为1；在恢复该存储单元时，由于第一晶体管的栅极端和第一晶体管的第一端的电压差为负向电压差，使得第一晶体管的沟道漏电流减小，从而能够实现存储单元内存储的数据转变为0；如此，该存储单元可以实现多次重复编程，而且由于无需击穿栅氧层，从而还避免了使用过高的电压应力，能够改善高压对存储单元的过冲损伤，最终提升存储器的性能。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种可编程存储阵列的组成结构示意图。如图2所示，可编程存储阵列20可以包括多个存储单元(具体如存储单元A、存储单元B、存储单元C和存储单元D)。

以其中一个存储单元为例，该存储单元包括串联的第一晶体管P1和第二晶体管P2；第一晶体管P1的第一端与位线连接，第一晶体管P1的栅极端与编程线连接，第一晶体管P1的第二端与第二晶体管P2的第一端连接；第二晶体管P2的栅极端与字线连接，第二晶体管P2的第二端与第一预设电源连接。

需要说明的是，在对该存储单元编程时，控制第二晶体管P2处于导通状态，并控制第一晶体管P1的栅极端和第一晶体管P1的第一端的电压差大于0。这样，由于第一晶体管P1的栅极端与第一端之间的电压差为正向电压差，基于第一晶体管P1的热电子诱导击穿效应(Hot Electron Induced Punchthrough，HEIP)，使得第一晶体管P1在正向电压应力下经历HEIP衰退特性，导致第一晶体管P1的沟道漏电流增大，从而能够实现该存储单元内存储的数据由“0”到“1”的转变。

还需要说明的是，在恢复该存储单元时，控制第二晶体管P2处于导通状态，并控制第一晶体管P1的栅极和第一晶体管P1的第一端的电压差小于0。这样，由于第一晶体管P1的栅极端与第一端之间的电压差为负向电压差，使得第一晶体管P1在负向电压应力下经历HEIP恢复特性，导致第一晶体管P1的沟道漏电流减小，从而能够实现该存储单元内存储的数据由“1”到“0”的转变。

在一些实施例中，多个存储单元可以呈阵列分布，其中：

在位线的延伸方向上分布有若干存储单元，且若干存储单元均通过第一晶体管P1的第一端与位线连接；

在字线的延伸方向上分布有若干存储单元，且若干存储单元均通过第二晶体管P2的栅极端与字线连接；

在编程线的延伸方向上分布有若干存储单元，且若干存储单元均通过第一晶体管P1的栅极端与编程线连接。

需要说明的是，在本公开实施例中，位线的延伸方向和字线的延伸方向相互垂直，且编程线的延伸方向与字线的延伸方向相互平行。

还需要说明的是，在本公开实施例中，位线的数量可以为至少一条，字线的数量可以为至少一条，编程线的数量可以为至少一条。具体参见图2，对于四个存储单元而言，位线的数量为两条，可以用BL1、BL2表示；字线的数量为两条，可以用WL1、WL2表示；编程线的数量为两条，可以用WL1’、WL2’表示；第一预设电源可以用VDD1表示。

示例性地，如图2所示，存储单元A、存储单元B、存储单元C和存储单元D呈2×2的阵列分布。其中，存储单元A中第一晶体管P1的第一端和存储单元B中第一晶体管P1的第一端均与位线BL1连接，存储单元C中第一晶体管P1的第一端和存储单元D中第一晶体管P1的第一端均与位线BL2连接；存储单元A中第一晶体管P1的栅极端和存储单元C中第一晶体管P1的栅极端均与编程线WL1’连接，存储单元B中第一晶体管P1的栅极端和存储单元D中第一晶体管P1的栅极端均与编程线WL2’连接；存储单元A中第一晶体管P1的第二端与其自身中第二晶体管P2的第一端连接，存储单元B中第一晶体管P1的第二端与其自身中第二晶体管P2的第一端连接，存储单元C中第一晶体管P1的第二端与其自身中第二晶体管P2的第一端连接，存储单元D中第一晶体管P1的第二端与其自身中第二晶体管P2的第一端连接；存储单元A中第二晶体管P2的栅极端和存储单元C中第二晶体管P2的栅极端均与字线WL1连接，存储单元B中第二晶体管P2的栅极端和存储单元D中第二晶体管P2的栅极端均与字线WL2连接；存储单元A中第二晶体管P2的第二端、存储单元B中第二晶体管P2的第二端、存储单元C中第二晶体管P2的第二端和存储单元D中第二晶体管P2的第二端均与第一预设电源VDD1连接。在这里，第一预设电源VDD1可以为3.0V。

在一些实施例中，第一晶体管和晶体管均可以为P型金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，即P型MOSFET，可简称为PMOSFET或PMOS管。也就是说，第一晶体管为PMOS管，第二晶体管为PMOS管，即每一个存储单元均是由两个串联的PMOS管组成。如此，基于PMOS管HEIP的衰退与恢复特性，可以实现存储单元的多次重复编程(Multiple-Time Programmable，MTP)。

需要说明的是，在本公开实施例中，对于第一晶体管和第二晶体管而言，这里所述的存储单元可以是采用两个厚栅氧层的PMOS管串联组成的。其中，厚栅氧层的厚度一般大于或等于30纳米(Nanometer，nm)。在这里，厚栅氧的目的是为了防止栅极击穿，而HEIP是浅槽隔离(shallow trench isolation，STI)部分的隧穿，其与栅氧层无关。因此，本公开实施例采用两个PMOS管串联形成的熔丝电路，不再需要通过击穿栅氧层来实现编程效果，避免了使用过高的电压应力，从而有效防止了高压对存储单元的过冲损伤。

还需要说明的是，在本公开实施例中，对于PMOS管而言，第一端可以为源极端，第二端可以为漏极端。这样，根据第一晶体管P1的栅极端与源极端之间电压应力下的HEIP衰退和恢复特性，能够进行MTP编程，并且避免使用过高的电压而造成存储单元的过冲损伤。

可以理解地，在图2所示可编程存储阵列20的基础上，在一些实施例中，参见图3，在位线的延伸方向上还分布有预充模块，其中：

预充模块，用于接收预充电信号，根据预充电信号对位线进行预充电，使位线的位线电压预充电至预设电压。

需要说明的是，在本公开实施例中，位线的数量可以为至少一条，相应地，预充模块的数量为至少一个。即在每一条位线的延伸方向上均分布有预充模块，以将预充模块所在的位线预充电到对应的预设电压。示例性地，参见图3，在位线BL1的延伸方向上分布有预充模块201，而在位线BL2的延伸方向上分布有预充模块202。

在一些实施例中，对于每一个预充模块而言，该预充模块可以包括第三晶体管和第四晶体管，其中：

第四晶体管的第一端连接第一电压，第四晶体管的第二端连接位线，第四晶体管的栅极端用于接收第一预充电信号，且对存储单元编程时，第一预充电信号导通第四晶体管，使该存储单元所在的位线预充电至第一电压；

第三晶体管的第一端连接第二电压，第三晶体管的第二端连接位线，第三晶体管的栅极端用于接收第二预充电信号，且恢复存储单元时，第二预充电信号导通第三晶体管，使该存储单元所在的位线预充电至第二电压。

在本公开实施例中，第一电压低于第二电压。

在本公开实施例中，第三晶体管可以为P型MOSFET(简称为PMOS管)，第四晶体管可以为N型MOSFET(简称为NMOS管)。

示例性地，具体参见图3，在位线BL1的延伸方向上分布有预充模块201，该预充模块201可以包括第三晶体管P31和第四晶体管N11，其中，第一预充电信号可以用Precharge1表示，第二预充电信号可以用CSL1表示，第四晶体管N11的第一端连接第一电压V1，第三晶体管P31的第一端连接第二电压V2，第三晶体管P31的第二端和第四晶体管N11的第二端均与位线BL1连接。在位线BL2的延伸方向上分布有预充模块202，该预充模块202可以包括第三晶体管P32和第四晶体管N12，其中，第一预充电信号可以用Precharge2表示，第二预充电信号可以用CSL2表示，第四晶体管N12的第一端连接第一电压V1，第三晶体管P32的第一端连接第二电压V2，第三晶体管P32的第二端和第四晶体管N12的第二端均与位线BL2连接。

以存储单元A为例，在对存储单元A进行编程的时候，第一预充电信号Precharge1置为高电平，控制预充模块201中的第四晶体管N11导通，从而使得位线BL1预充电至低电位(即第一电压V1)；在恢复存储单元A的时候，第二预充电信号CSL1置为低电平，控制预充模块201中的第三晶体管P31导通，从而使得位线BL1预充电至高电位(即第二电压V2)。另外，对存储单元A进行编程的过程中，还可以将第二预充电信号CSL2置为低电平，控制预充模块202中的第三晶体管P32导通，使得位线BL2预充电至高电位(即第二电压V2)，以防止其他存储单元(例如，存储单元C和存储单元D)被编程。

在一些实施例中，第一电压的取值范围为-0.7～0V，第二电压的取值范围为2.5～3V。在一种具体的实施例中，第一电压为-0.7V，第二电压为3V。

也就是说，以存储单元A为例，在对存储单元A进行编程的时候，通过预充模块201来控制位线BL1预充电至低电位(例如，-0.7V)，以及通过预充模块202来控制位线BL2预充电至高电位(例如，3V)；而在恢复存储单元A的时候，通过预充模块201来控制位线BL1预充电至高电位(例如，3V)，并且通过预充模块202继续控制位线BL2预充电至高电位(例如，3V)。

还可以理解地，在图3所示可编程存储阵列20的基础上，在一些实施例中，参见图4，该可编程存储阵列20还可以包括第一电源模块203和第二电源模块204，且第一电源模块203与编程线连接，第二电源模块204与字线连接，其中：

第一电源模块203，用于为编程线提供控制电压；

第二电源模块204，用于为字线提供字线电压。

需要说明的是，在本公开实施例中，对于编程线(WL1’、WL2’)而言，可以通过第一电源模块203为其提供控制电压；对于字线(WL1、WL2)而言，可以通过第二电源模块204为其提供字线电压。

还需要说明的是，在本公开实施例中，在对存储单元编程时，则控制编程线的控制电压高于位线的位线电压，以使得第一晶体管P1的栅极端和第一晶体管P1的第一端的电压差大于0；或者，在恢复存储单元时，则控制编程线的控制电压低于位线的位线电压，以使得第一晶体管P1的栅极端和第一晶体管P1的第一端的电压差小于0。

这样，在对存储单元编程时，由于第一晶体管P1的栅极端和第一晶体管P1的第一端的电压差大于0，那么基于第一晶体管P1的HEIP衰退特性，导致第一晶体管P1的沟道漏电流增大，从而控制存储单元内存储的数据由第一数据转换为第二数据；或者，在恢复存储单元时，由于第一晶体管P1的栅极端和第一晶体管P1的第一端的电压差小于0，那么基于第一晶体管P1的HEIP恢复特性，导致第一晶体管P1的沟道漏电流减小，从而控制存储单元内存储的数据由第二数据转换为第一数据。在这里，第一数据可以为0，第二数据可以为1。

进一步地，在一些实施例中，在对存储单元编程时，通过第一电源模块203控制所有编程线的控制电压为第三电压；

在恢复存储单元时，通过第一电源模块203控制存储单元所在的编程线的控制电压为第四电压，并控制其他编程线的控制电压为第三电压。

在本公开实施例中，第三电压高于第四电压。

需要说明的是，在可编程存储阵列20中，这里包括有多个存储单元，而且编程线的数量为至少一条。示例性地，如图4所示，以存储单元A为例，在对存储单元A进行编程时，可以通过第一电源模块203控制编程线WL1’的控制电压为第三电压，以及控制其他编程线WL2’的控制电压为第三电压；在恢复存储单元A时，可以通过第一电源模块203控制编程线WL1’的控制电压为第四电压，以及控制其他编程线WL2’的控制电压仍为第三电压。

在一些实施例中，第三电压的取值范围为2.5～3V，第四电压的取值范围为0～1.5V。在一种具体的实施例中，第三电压为3V，第四电压为1.5V。

也就是说，仍以存储单元A为例，在对存储单元A进行编程的时候，编程线WL1’的控制电压可以为3V，其他编程线WL2’的控制电压可以为3V；在恢复存储单元A时，编程线WL1’的控制电压可以为1.5V，其他编程线WL2’的控制电压仍为3V。如此，相比于相关技术中的OTP熔丝电路，本公开实施例的MTP熔丝电路增加了编程线WL’的控制端，其可以实现PMOS管在负向电压应力作用下而导致HEIP的恢复，从而能够实现多次重复编程。

进一步地，在一些实施例中，在字线被选中的情况下，通过第二电源模块204控制字线的字线电压为第五电压；或者，

在字线未被选中的情况下，通过第二电源模块204控制字线的字线电压为第六电压。

在本公开实施例中，第五电压低于第六电压。

需要说明的是，在可编程存储阵列20中，这里包括有多个存储单元，而且字线的数量为至少一条。示例性地，如图4所示，仍以存储单元A为例，在字线WL1打开的情况下，即字线WL1被选中，可以通过第二电源模块204控制字线WL1的字线电压为第五电压，以及控制其他未被选中字线WL2的字线电压为第六电压；在所有字线均未被选中的情况下，可以通过第二电源模块204控制所有字线(例如，WL1和WL2)的字线电压均为第六电压。

进一步地，在一些实施例中，在字线被选中的情况下，若第五电压低于第一预设电源的电源电压，则确定第二晶体管处于导通状态；或者，

在字线未被选中的情况下，若第六电压大于或等于第一预设电源的电源电压，则确定第二晶体管处于关断状态。

还需要说明的是，在可编程存储阵列20中，以字线WL1为例，如果字线WL1被选中，即字线WL1打开时，这时候WL1的字线电压低于第一预设电源VDD1的电源电压，那么字线WL1对应存储单元中的第二晶体管P2处于导通状态；否则，如果字线WL1未被选中，即字线WL1关闭时，这时候WL1的字线电压大于或等于第一预设电源VDD1的电源电压，那么字线WL1对应存储单元中的第二晶体管P2处于关断状态。

在一些实施例中，第五电压为0V，第六电压为3V。

也就是说，仍以存储单元A为例，存储单元A作为目标存储单元(Target Cell)，在对存储单元A进行编程的时候，存储单元A所在的字线WL1打开，即WL1的字线电压为0V，以控制WL1上所有存储单元中的第二晶体管P2均处于导通状态；在恢复存储单元A的时候，存储单元A所在的字线WL1仍处于打开状态，即WL1的字线电压仍为0V，以控制WL1上所有存储单元中的第二晶体管P2均处于导通状态。对于非目标存储单元(Non-Target Cell)来说，存储单元B作为非目标存储单元，无论是对存储单元B进行编程还是恢复操作，存储单元B所在的字线WL2关闭，即WL2的字线电压为3V，以控制WL2上所有存储单元中的第二晶体管P2均处于关断状态。

简单来说，本公开实施例提出了一种基于PMOSFET HEIP恢复机理的MTP熔丝电路设计，从而实现了一套全新的熔丝编程架构。在该熔丝编程架构中，采用两个串联的PMOSFET组成一条熔断路径，其工作的原理分为两部分：第一部分是编程。基于实际器件的测试结果，可以在位线BL1＝-0.7V，编程线WL1’＝3V的电压应力条件下使得第一晶体管P1经历HEIP衰退，导致第一晶体管P1的沟道漏电流增大，从而实现“0”到“1”的转变。第二部分是恢复。基于实际器件的测试结果，可以在位线BL1＝3V，编程线WL1’＝1.5V的电压应力条件下使得第一晶体管P1经历HEIP恢复，导致第一晶体管P1的沟道漏电流减小，从而实现“1”到“0”的转变。由此可见，此MTP熔丝电路设计区别于相关技术中的栅氧熔丝编程机理，可以支持多次重复编程；此外，此MTP熔丝电路因为不需要击穿栅氧层，从而还避免了使用过高的电压应力，防止了高压对存储单元的过冲损伤。

参见图5，其示出了本公开实施例提供的一种栅极电压与沟道漏电流之间的变化示意图。如图5所示，栅极电压可以用Vg表示，单位为伏特(Volt，V)；沟通漏电流可以用Id表示，单位为安培(Ampere，A)。在图5中，假定在漏极电压Vd与源极电压Vs相等，即Vd＝Vs＝3V，衬底电压Vb＝0V的条件下，这时候开始电流(Id_Fresh)与Vg之间的变化曲线可以用实线表示，恢复电流(Id_recover)与Vg之间的变化曲线可以用虚线表示，衰退电流(Id_afterstress)与Vg之间的变化曲线可以用点划线表示。示例性地，源漏电流(Ids)和关断电流(Ioff)在这三种情况下的电流大小如表1所示。

表1

	Ids	Ioff
			Fresh	-7.96E-05	-5.81E-12
After stress	-9.23E-05	-1.09E-08
			After recover	-7.80E-05	-1.72E-11

也就是说，在基于PMOSFET HEIP衰退机理的OTP熔丝电路的基础上，利用PMOSFETHEIP在负向电压应力(或称为“反向电压应力”)作用下的恢复特性，可以实现基于PMOSFETHEIP恢复机理的MTP熔丝电路设计。具体地，本公开实施例提供了一种基于PMOSFET HEIP恢复机理的MTP熔丝存储单元电路阵列设计，其与OTP熔丝电路相比，此MTP熔丝电路增加了编程线WL’控制端，其作用就是实现PMOSFET接反向电压应力从而导致HEIP的恢复，进而能够实现多次重复编程。

在一种具体的实施例中，以图2为例，在对存储单元A进行编程时，位线BL1＝-0.7V，BL2＝3V；编程线WL1’＝3V，WL2’＝3V；字线WL1＝0V，WL2＝3V；第一预设电源VDD1＝3V；在恢复存储单元A时，位线BL1＝3V，BL2＝3V；编程线WL1’＝1.5V，WL2’＝3V；字线WL1＝0V，WL2＝3V；第一预设电源VDD1＝3V。

本公开实施例提供了一种可编程存储阵列，可编程存储阵列包括多个存储单元，该存储单元包括串联的第一晶体管和第二晶体管。其中，在对该存储单元编程时，由于第一晶体管的栅极端和第一晶体管的第一端的电压差为正向电压差，使得第一晶体管的沟道漏电流增大，从而能够实现存储单元内存储的数据转变为1；在恢复该存储单元时，由于第一晶体管的栅极端和第一晶体管的第一端的电压差为负向电压差，使得第一晶体管的沟道漏电流减小，从而能够实现存储单元内存储的数据转变为0；如此，该存储单元可以实现多次重复编程，而且由于无需击穿栅氧层，从而还避免了使用过高的电压应力，能够改善高压对存储单元的过冲损伤，最终提升存储器的性能。

在本公开的另一实施例中，参见图6，其示出了本公开实施例提供的另一种可编程存储阵列的组成结构示意图。如图6所示，在图3所示可编程存储阵列20的基础上，该可编程存储阵列20还可以包括读出电路205，位线分别通过不同的第五晶体管(例如，N21和N22)与读出电路205连接，其中：

第五晶体管的第一端与位线连接，第五晶体管的第二端与读出电路205连接，第五晶体管的栅极端接收列选择信号，第五晶体管根据列选择信号将对应位线的信号传输至读出电路205。

需要说明的是，在本公开实施例中，位线的数量为至少一条，相应地，第五晶体管的数量为至少一个，即在每一条位线的延伸方向上还分布有第五晶体管；而且这至少一个第五晶体管的第二端均与读出电路205连接，以便根据列选择信号将对应位线的信号传输至读出电路205。示例性地，如图6所示，位线BL1上分布有第五晶体管N21，第五晶体管N21的第一端与位线BL1连接，第五晶体管N21的第二端与读出电路205连接，第五晶体管N21的栅极端用于接收列选择信号Y0；位线BL2上分布有第五晶体管N22，第五晶体管N22的第一端与位线BL2连接，第五晶体管N22的第二端与读出电路205连接，第五晶体管N22的栅极端用于接收列选择信号Y1。在这里，如果列选择信号Y0置为高电平，即导通第五晶体管N21，那么会将位线BL1的信号传输至读出电路205；如果列选择信号Y1置为高电平，即导通第五晶体管N22，那么会将位线BL2的信号传输至读出电路205。另外，需要注意的是，在读取数据的时候，列选择信号中只有一个置为高电平，而且在读取的时候位线BL1\BL2不加电压。

进一步地，对于读出电路205而言，在一些实施例中，如图6所示，读出电路205可以包括读取电阻R1和比较器U1，其中：

比较器U1的第一输入端、读取电阻R1的第一端均与第五晶体管(例如，N21和N22)的第二端连接，读取电阻R1的第二端接地，比较器U1的第二输入端用于接收参考电压，比较器U1的输出端(OUT)用于读出目标存储单元内存储的数据，其中，目标存储单元是根据列选择信号和字线共同确定的。

在本公开实施例中，参考电压可以用Vref表示，地可以用VSS表示。具体来说，以目标存储单元为存储单元A为例，BL2的位线电压等于3V是为了不使得非目标单元进行烧写，即存储单元C、存储单元D、存储单元B中的第一晶体管P1不会被衰减，然后读取的时候通过位线BL1进行读取。在这里，BL1会通过一个读取电阻R1接地，并且外界不再给BL1提供位线电压(即不再提供-0.7V和3V)，其他位置的电位不变，此时存储单元A中的第一晶体管P1为大电流，那么读取电阻R1和位线BL1连接点处的电位是高电位，这时候通过比较器U1的输出端(OUT)可以读出“1”。

可以理解地，在本公开实施例中，该可编程存储阵列20可以包括读出电路和预充模块。其中，位线电压为3V还是-0.7V都是通过预充模块实现的。一方面，针对目标存储单元编程时，可以将目标存储单元所在的位线预充电到-0.7V；另一方面，针对非目标存储单元，为了防止被编程，可以将非目标存储单元所在的位线预充电到3V。在同一个预充模块中，第三晶体管和第四晶体管择一导通，要么将所在的位线预充电到-0.7V，要么将所在的位线预充电到3V。

以图6为例，当对目标存储单元(如存储单元A)进行编程的时候，编程线WL1’置为高电位(3V)，位线BL1被下拉至低电位(-0.7V)，字线WL1和第二预充电信号CSL2置为低电位(0V)，字线WL2置为高电位(3V)。为了保护非目标存储单元(如存储单元C)，这时候需要通过预充模块将位线BL2置为一个预设电压，例如导通第三晶体管以将BL2的位线电压预充至3V；当字线WL1打开时，存储单元C中的第一晶体管P1的栅极端与漏极端之间的电压差较小，从而能够实现保护存储单元C。

另外，在读取数据的时候，位线就不施加电压，这时候可以通过列选择信号和字线来确定出目标存储单元。示例性地，根据列选择信号Y0为高电平和字线WL1为低电平可以确定出目标存储单元为存储单元A，然后编程线WL1’仍然提供3V，此时通过存储单元A中第一晶体管P1的漏电流来确定最终读出的数据是“1”或者“0”。

本公开实施例提供了一种可编程存储阵列，这里采用了两个厚栅氧的PMOS管串联形成MTP熔丝单元电路结构，而且利用PMOS管在正向电压下的HEIP衰退特性，可以增大PMOS管的关态漏电流，从而实现“0”到“1”的转变；利用PMOS管在反向电压下的HEIP恢复特性，可以减小PMOS管的关态漏电流，从而实现“1”到“0”的转变；如此，利用PMOS管在正向电压和反向电压下的HEIP衰退和恢复特性，进行MTP编程，能够避免使用过高的电压对存储单元造成过冲损伤；此外，该可编程存储阵列还具有良好的热稳定性，最终能够提升存储器的性能。

在本公开的又一实施例中，参见图7，其示出了本公开实施例提供的一种编程方法的流程示意图。如图7所示，该方法可以包括：

S701：在对存储单元编程时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极端和第一晶体管的第一端的电压差大于0。

S702：在恢复存储单元时，控制第二晶体管处于导通状态，并控制第一晶体管的栅极和第一晶体管的第一端的电压差小于0。

需要说明的是，在本公开实施例中，该编程方法应用于包括多个存储单元的可编程存储阵列。其中，存储单元可以包括第一晶体管和第二晶体管，且第一晶体管的第一端与位线连接，第一晶体管的栅极端与编程线连接，第一晶体管的第二端与第二晶体管的第一端连接，第二晶体管的栅极端与字线连接，第二晶体管的第二端与第一预设电源连接。

还需要说明的是，在本公开实施例中，多个存储单元可以呈阵列分布。其中，在位线的延伸方向上分布有若干存储单元，且若干存储单元均通过第一晶体管P1的第一端与位线连接；在字线的延伸方向上分布有若干存储单元，且若干存储单元均通过第二晶体管P2的栅极端与字线连接；在编程线的延伸方向上分布有若干存储单元，且若干存储单元均通过第一晶体管P1的栅极端与编程线连接。

在一些实施例中，该方法还可以包括：

在对存储单元编程时，控制编程线的控制电压高于位线的位线电压，以使得第一晶体管的栅极端和第一晶体管的第一端的电压差大于0；

在恢复存储单元时，控制编程线的控制电压低于位线的位线电压，以使得第一晶体管的栅极端和第一晶体管的第一端的电压差小于0。

需要说明的是，在本公开实施例中，在对该存储单元编程时，控制编程线的控制电压高于位线的位线电压，以使得第一晶体管P1的栅极端和第一晶体管P1的第一端的电压差大于0。这样，由于第一晶体管P1的栅极端与第一端之间的电压差为正向电压差，使得第一晶体管P1在正向电压应力下经历HEIP衰退特性，导致第一晶体管P1的沟道漏电流增大，从而能够实现该存储单元内存储的数据由“0”到“1”的转变。

需要说明的是，在本公开实施例中，在恢复该存储单元时，控制编程线的控制电压低于位线的位线电压，以使得第一晶体管的栅极端和第一晶体管的第一端的电压差小于0。这样，由于第一晶体管P1的栅极端与第一端之间的电压差为负向电压差，使得第一晶体管P1在负向电压应力下经历HEIP恢复特性，导致第一晶体管P1的沟道漏电流减小，从而能够实现该存储单元内存储的数据由“1”到“0”的转变。

本公开实施例提供了一种编程方法，该编程方法应用于前述实施例任一项所述的可编程存储阵列。如此，在该可编程存储阵列中，该存储单元可以实现多次重复编程，而且由于无需击穿栅氧层，从而还避免了使用过高的电压应力，能够改善高压对存储单元的过冲损伤，最终提升存储器的性能。

本公开的再一实施例中，参见图8，其示出了本公开实施例提供的一种半导体存储器的组成结构示意图。如图8所示，该半导体存储器80至少包括前述实施例中任一项所述的可编程存储阵列20。

在一些实施例中，半导体存储器80可以包括动态随机存取存储器(DynamicRandom Access Memory，DRAM)。其中，对于DRAM来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5等内存规格，这里不作任何限定。

在本公开实施例中，对于该半导体存储器80而言，其主要涉及熔丝存储单元的电路设计，采用新的熔丝编程原理，实现了全新的熔丝编程架构。这样，在可编程存储阵列20中包括有多个存储单元，对于每一个存储单元，均利用两个串联的PMOS管组成一条熔断路径，基于PMOS管的HEIP衰退与恢复特性，不仅能够支持多次重复编程，而且该电路因为不需要击穿栅氧，避免了使用过高的电压应力，防止了高压对存储单元的过冲损伤，进而提升了存储器的性能。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种可编程存储阵列，其特征在于，包括：

多个存储单元，所述存储单元包括串联的第一晶体管和第二晶体管；

所述第一晶体管的第一端与位线连接，所述第一晶体管的栅极端与编程线连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接；

所述第二晶体管的栅极端与字线连接，所述第二晶体管的第二端与第一预设电源连接；

其中，在对所述存储单元编程时，控制所述第二晶体管处于导通状态，并控制所述第一晶体管的栅极端和所述第一晶体管的第一端的电压差大于0；

在恢复所述存储单元时，控制所述第二晶体管处于导通状态，并控制所述第一晶体管的栅极和所述第一晶体管的第一端的电压差小于0。

2.根据权利要求1所述的可编程存储阵列，其特征在于，所述多个存储单元呈阵列分布，其中：

在所述位线的延伸方向上分布有若干所述存储单元，且若干所述存储单元均通过所述第一晶体管的第一端与所述位线连接；

在所述字线的延伸方向上分布有若干所述存储单元，且若干所述存储单元均通过所述第二晶体管的栅极端与所述字线连接；

在所述编程线的延伸方向上分布有若干所述存储单元，且若干所述存储单元均通过所述第一晶体管的栅极端与所述编程线连接；

其中，所述位线的延伸方向和所述字线的延伸方向相互垂直，且所述编程线的延伸方向与所述字线的延伸方向相互平行。

3.根据权利要求2所述的可编程存储阵列，其特征在于，在所述位线的延伸方向上还分布有预充模块，其中：

所述预充模块，用于接收预充电信号，根据所述预充电信号对所述位线进行预充电，使所述位线的位线电压预充电至预设电压。

4.根据权利要求3所述的可编程存储阵列，其特征在于，所述预充模块包括第三晶体管和第四晶体管，其中：

所述第四晶体管的第一端连接第一电压，所述第四晶体管的第二端连接所述位线，所述第四晶体管的栅极端用于接收第一预充电信号，且对所述存储单元编程时，所述第一预充电信号导通所述第四晶体管，使所述存储单元所在的所述位线预充电至第一电压；

所述第三晶体管的第一端连接第二电压，所述第三晶体管的第二端连接所述位线，所述第三晶体管的栅极端用于接收第二预充电信号，且恢复所述存储单元时，所述第二预充电信号导通所述第三晶体管，使所述存储单元所在的所述位线预充电至第二电压；

其中，所述第一电压低于所述第二电压。

5.根据权利要求4所述的可编程存储阵列，其特征在于，所述第一电压的取值范围为-0.7～0V，所述第二电压的取值范围为2.5～3V。

6.根据权利要求5所述的可编程存储阵列，其特征在于，所述第一电压为-0.7V，所述第二电压为3V。

7.根据权利要求2所述的可编程存储阵列，其特征在于，所述可编程存储阵列还包括第一电源模块和第二电源模块，且所述第一电源模块与所述编程线连接，所述第二电源模块与所述字线连接，其中：

所述第一电源模块，用于为所述编程线提供控制电压；

所述第二电源模块，用于为所述字线提供字线电压。

8.根据权利要求7所述的可编程存储阵列，其特征在于，

在对所述存储单元编程时，通过所述第一电源模块控制所有所述编程线的控制电压为第三电压；

在恢复所述存储单元时，通过所述第一电源模块控制所述存储单元所在的所述编程线的控制电压为第四电压，并控制其他编程线的控制电压为第三电压；

其中，所述第三电压高于所述第四电压。

9.根据权利要求8所述的可编程存储阵列，其特征在于，所述第三电压的取值范围为2.5～3V，所述第四电压的取值范围为0～1.5V。

10.根据权利要求9所述的可编程存储阵列，其特征在于，所述第三电压为3V，所述第四电压为1.5V。

11.根据权利要求7所述的可编程存储阵列，其特征在于，

在所述字线被选中的情况下，通过所述第二电源模块控制所述字线的字线电压为第五电压；或者，

在所述字线未被选中的情况下，通过所述第二电源模块控制所述字线的字线电压为第六电压；

其中，所述第五电压低于所述第六电压。

12.根据权利要求11所述的可编程存储阵列，其特征在于，

在所述字线被选中的情况下，若所述第五电压低于所述第一预设电源的电源电压，则确定所述第二晶体管处于导通状态；或者，

在所述字线未被选中的情况下，若所述第六电压大于或等于所述第一预设电源的电源电压，则确定所述第二晶体管处于关断状态。

13.根据权利要求11所述的可编程存储阵列，其特征在于，所述第五电压为0V，所述第六电压为3V。

14.根据权利要求2所述的可编程存储阵列，其特征在于，所述可编程存储阵列还包括读出电路，所述位线分别通过不同的第五晶体管与所述读出电路连接，其中：

所述第五晶体管的第一端与所述位线连接，所述第五晶体管的第二端与所述读出电路连接，所述第五晶体管的栅极端接收列选择信号，所述第五晶体管根据所述列选择信号将对应所述位线的信号传输至所述读出电路。

15.根据权利要求14所述的可编程存储阵列，其特征在于，所述读出电路包括读取电阻和比较器，其中：

所述比较器的第一输入端、所述读取电阻的第一端均与所述第五晶体管的第二端连接，所述读取电阻的第二端接地，所述比较器的第二输入端用于接收参考电压，所述比较器的输出端用于读出目标存储单元内存储的数据，其中，所述目标存储单元是根据所述列选择信号和所述字线共同确定的。

16.根据权利要求1至15任一项所述的可编程存储阵列，其特征在于，所述第一晶体管为PMOS管，所述第二晶体管为PMOS管。

17.一种编程方法，其特征在于，应用于包括多个存储单元的可编程存储阵列，所述存储单元包括第一晶体管和第二晶体管，且所述第一晶体管的第一端与位线连接，所述第一晶体管的栅极端与编程线连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第二晶体管的栅极端与字线连接，所述第二晶体管的第二端与第一预设电源连接；所述方法包括：

在对所述存储单元编程时，控制所述第二晶体管处于导通状态，并控制所述第一晶体管的栅极端和所述第一晶体管的第一端的电压差大于0；

在恢复所述存储单元时，控制所述第二晶体管处于导通状态，并控制所述第一晶体管的栅极和所述第一晶体管的第一端的电压差小于0。

18.根据权利要求17所述的方法，其特征在于，所述方法还包括：

在对所述存储单元编程时，控制所述编程线的控制电压高于所述位线的位线电压，以使得所述第一晶体管的栅极端和所述第一晶体管的第一端的电压差大于0；

在恢复所述存储单元时，控制所述编程线的控制电压低于所述位线的位线电压，以使得所述第一晶体管的栅极端和所述第一晶体管的第一端的电压差小于0。

19.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1至16任一项所述的可编程存储阵列。