JP2008052766A - 半導体メモリデバイス - Google Patents
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Abstract
【課題】ストレージノードの電圧上昇に起因する誤読み出しを有効に防止する。
【解決手段】メモリセルアレイを構成するメモリセル１Ａの各々が、書き込みトランジスタＷＴと、書き込みトランジスタＷＴから入力するデータを電気的フローティング状態で保持するストレージノードＳＮと、ストレージノードＳＮにゲートが接続され、ストレージノードＳＮの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタ（アンプトランジスタＡＴ）と、を備える。そして、アンプトランジスタＡＴの記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧（接地電圧）から上げる昇圧部（ダイオード接続トランジスタＤＴ）が接続されている。
【選択図】図７
【解決手段】メモリセルアレイを構成するメモリセル１Ａの各々が、書き込みトランジスタＷＴと、書き込みトランジスタＷＴから入力するデータを電気的フローティング状態で保持するストレージノードＳＮと、ストレージノードＳＮにゲートが接続され、ストレージノードＳＮの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタ（アンプトランジスタＡＴ）と、を備える。そして、アンプトランジスタＡＴの記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧（接地電圧）から上げる昇圧部（ダイオード接続トランジスタＤＴ）が接続されている。
【選択図】図７
Description
本発明は、メモリセルごとに、書き込みトランジスタと、書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、ストレージノードの保持電圧に応じてオンまたはオフする読み出しトランジスタとを有する半導体メモリデバイスに関する。
図１に、例えば特許文献１に開示されているＤＲＡＭセルの一種である、３トランジスタ型のゲインセル（以下、単に“メモリセル”という）を示す。
図示のメモリセル１００は、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわちセレクトトランジスタＳＴおよびアンプトランジスタＡＴとを有する。
図示のメモリセル１００は、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわちセレクトトランジスタＳＴおよびアンプトランジスタＡＴとを有する。
書き込みトランジスタＷＴのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。セレクトトランジスタＳＴのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＡＴに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＡＴのソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方がセレクトトランジスタＳＴに接続され、ゲートがストレージノードＳＮに接続されている。
このようなメモリセル１００が、図２（Ａ）に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のメモリセル１００で共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のメモリセル１００で共有されている。
このようなメモリセル１００が、図２（Ａ）に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のメモリセル１００で共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のメモリセル１００で共有されている。
つぎに、図２（Ａ）の２行目のセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。
図２（Ｂ）〜図２（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ４を選択する。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ４を選択する。
書き込み対象のメモリセルに“１”データを格納する場合は、図２（Ｃ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬ１およびＷＢＬ３に電源電圧Ｖddを印加する。また、書き込み対象メモリセルに“０”データを格納する場合は、図２（Ｄ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬ２およびＷＢＬ４を０[Ｖ]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１に示すメモリセル１００は、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図２（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図２（Ｅ）および図２（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１に示すメモリセル１００は、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図２（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図２（Ｅ）および図２（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“０”または“１”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＷＴは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＷＴは、そのゲートが閉じていることから、格納されたデータが変化しない。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＷＴは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＷＴは、そのゲートが閉じていることから、格納されたデータが変化しない。
３トランジスタ型のメモリセル１００のデータ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＷＴがオフし、全てのメモリセル１００のストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。
ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっている場合でも、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっている場合でも、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
図３に、ストレージノードＳＮに格納された“１”データのリークパスを示す。
第１に、ストレージノードＳＮから、オフ状態の書き込みトランジスタＷＴを介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスＰ１が存在する。
第２に、ストレージノードＳＮである書き込みトランジスタＷＴのＮ＋領域から基板（Ｐ型ウェル）に接合リーク電流が流れるパスＰ２が存在する。
第３に、ストレージノードＳＮから、アンプトランジスタＡＴのゲート電極、ゲート絶縁膜を通って基板（Ｐウェル）にゲートリーク電流が流れるパスＰ３が存在する。
第１に、ストレージノードＳＮから、オフ状態の書き込みトランジスタＷＴを介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスＰ１が存在する。
第２に、ストレージノードＳＮである書き込みトランジスタＷＴのＮ＋領域から基板（Ｐ型ウェル）に接合リーク電流が流れるパスＰ２が存在する。
第３に、ストレージノードＳＮから、アンプトランジスタＡＴのゲート電極、ゲート絶縁膜を通って基板（Ｐウェル）にゲートリーク電流が流れるパスＰ３が存在する。
図４に、上記３つのパスＰ１〜Ｐ３を流れる電流の合計が１[pA]と仮定した場合に、“１”データのリークによる経時変化を計算した結果を示す。この計算では、ストレージノードＳＮの負荷容量を２[fF]、“１”データを書き込み直後のストレージノード電圧を１[Ｖ]としている。
この計算結果によれば、ストレージノードＳＮに格納されていた１[Ｖ]の電圧が、約１[msec]で０.５[Ｖ]に減衰し、約２[msec]で接地電圧に到達する。
この計算結果によれば、ストレージノードＳＮに格納されていた１[Ｖ]の電圧が、約１[msec]で０.５[Ｖ]に減衰し、約２[msec]で接地電圧に到達する。
図５は、図２に示す方法によって書き込まれたデータを読み出す動作を示す図である。図５（Ａ）は、メモリセルアレイの等価回路図であり、図５（Ｂ）〜図５（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。
図５（Ｃ）および図５（Ｄ）に示すように、時間Ｔ１にて、選択した全ての読み出しビット線ＲＢＬ１〜ＲＢＬ４を電源電圧Ｖddにプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。
つぎに、図５（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図５（Ｅ）および図５（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
つぎに、図５（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図５（Ｅ）および図５（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
読み出し対象のメモリセルのストレージノードＳＮに“１”が格納されている場合、アンプトランジスタＡＴがオン可能な状態になっている。このため、図５（Ｃ）の時間Ｔ２にて当該メモリセルのセレクトトランジスタＳＴがオンすると、図５（Ａ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３から読み出し電流Ｉｒが流れ出す。読み出し電流Ｉｒは、当該メモリセルのセレクトトランジスタＳＴとアンプトランジスタＡＴを介して、コモンソース線ＣＳＬに流れる。その結果、図５（Ｃ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３の電圧が時間Ｔ２を境にプリチャージレベル（Vddレベル）から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
一方、読み出し対象メモリセルのストレージノードＳＮに“０”データが格納されている場合、アンプトランジスタＡＴがオン可能な状態にならないことから、読み出し電流Ｉｒが流れず、図５（Ｄ）に示すように、選択された読み出しビット線ＲＢＬ２Ｒ,ＢＬ４はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図５（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、セレクトトランジスタＳＴのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
なお、非選択のメモリセルは、図５（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、セレクトトランジスタＳＴのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
図５（Ｃ）および図５（Ｄ）の時間Ｔ３にて、読み出しビット線ＲＢＬ１〜ＲＢＬ４の各々に接続されている不図示のセンスアンプを起動し、上記読み出し電流Ｉｒが“流れる”または“流れない”に応じた電圧変化を増幅して、読み出し信号として外部に出力する。
このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。
図６に、ストレージノード電圧Ｖsnと読み出し電流Ｉｒの関係を例示する。
電源電圧Ｖddを１.８[Ｖ]とすると、“１”データを書き込み直後のストレージノード電圧Ｖsnは１[Ｖ]程度である。この場合、図６から、読み出し電流Ｉｒは２５[μA]程度流れることが分かる。
ところが、前述したようにリークによりストレージノード電圧Ｖsnがデータ保持中に低下する。したがって、データ保持時間が長いほど、読み出し電流Ｉｒが小さくなる。
電源電圧Ｖddを１.８[Ｖ]とすると、“１”データを書き込み直後のストレージノード電圧Ｖsnは１[Ｖ]程度である。この場合、図６から、読み出し電流Ｉｒは２５[μA]程度流れることが分かる。
ところが、前述したようにリークによりストレージノード電圧Ｖsnがデータ保持中に低下する。したがって、データ保持時間が長いほど、読み出し電流Ｉｒが小さくなる。
上記読み出し信号の“０”と“１”を判定するために、“１”データに対応した読み出し電流Ｉｒが１０[μA]以上必要と仮定する。このとき、読み出し電流Ｉｒ≧１０[μA]を満たすストレージノード電圧Ｖsnは０.８[Ｖ]以上となる。
また、図４より、ストレージノード電圧Ｖsnが１[Ｖ]から０.８[Ｖ]に低下する時間は０.４[msec]と見積もられる。
このため、確実なデータ読み出しのためには、“１”データを書き込んでから０.４[msec]以内にメモリセルをリフレッシュ（再書き込み）する必要がある。
特開２００１−００６３５５号公報
また、図４より、ストレージノード電圧Ｖsnが１[Ｖ]から０.８[Ｖ]に低下する時間は０.４[msec]と見積もられる。
このため、確実なデータ読み出しのためには、“１”データを書き込んでから０.４[msec]以内にメモリセルをリフレッシュ（再書き込み）する必要がある。
以上は３トランジスタ型のメモリセルにおいて、“１”データ書き込みセルにおけるリーク電流によるストレージノードＳＮの電圧低下を説明した。
しかし、電源電圧の低下や素子微細化によって“０”データ書き込みセルのストレージノードＳＮの電圧上昇が正しい読み出し動作を行う際に無視できなくなる。
しかし、電源電圧の低下や素子微細化によって“０”データ書き込みセルのストレージノードＳＮの電圧上昇が正しい読み出し動作を行う際に無視できなくなる。
ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっているため、一般に、この“０”データは安定的に保持される。
ところが、素子微細化によりジャンクションリーク耐性等が小さくなると、非選択時にオフ状態の書き込みトランジスタＷＴを介して書き込みビット線ＷＢＬの電位変動に起因したリーク電流が流れ込み、これがデータ保持状態にある“０”データ記憶のストレージノードＳＮの電圧をゼロ電圧レベルから徐々に上昇させる要因となる。
また、メモリセルが選択される場合において、読み出しワード線ＲＷＬがハイレベルに立ち上がると、図１に示す寄生容量Ｃｓを介して、ストレージノードＳＮがハイレベルに持ち上げられることがある。この寄生容量Ｃｓは通常小さいが、素子微細化とともに読み出しワード線ＲＷＬがストレージノードＳＮに対して強く容量結合(capacitance coupling)するようになることから、寄生容量Ｃｓが無視できなくなる。また、このとき上述した書き込みトランジスタＷＴからのリーク流入によりストレージノードＳＮの電圧がある程度上昇していると、さらに高いレベルまでストレージノードＳＮの電圧上昇が発生し、アンプトランジスタＡＴが誤動作する可能性が高まる。
本発明が解決しようとする課題は、ゲートにストレージノードが接続された読み出しトランジスタを有するメモリセルにおいて、ストレージノードの電圧上昇に起因する誤読み出しを有効に防止することである。
本発明に係る半導体メモリデバイスは、複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、前記メモリセルの各々が、書き込みトランジスタと、前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、前記ストレージノードにゲートが接続され、当該ストレージノードの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタと、を備え、前記読み出しトランジスタの前記記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧から上げる昇圧部が接続されている。
本発明では好適に、前記昇圧部が、ダイオード、または、ダイオード接続されている絶縁ゲート電界効果トランジスタからなる。
あるいは好適に、前記昇圧部が抵抗素子からなる。
あるいは好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に接続されているトランジスタを含む。
この場合、さらに好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に並列に接続されている複数のトランジスタと、当該複数のトランジスタが有する複数のゲートに接続され、ゲート電圧の組み合わせに応じてオン可能なトランジスタ数を設定するゲート電圧発生回路と、を含む。
本発明では好適に、前記昇圧部が、ダイオード、または、ダイオード接続されている絶縁ゲート電界効果トランジスタからなる。
あるいは好適に、前記昇圧部が抵抗素子からなる。
あるいは好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に接続されているトランジスタを含む。
この場合、さらに好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に並列に接続されている複数のトランジスタと、当該複数のトランジスタが有する複数のゲートに接続され、ゲート電圧の組み合わせに応じてオン可能なトランジスタ数を設定するゲート電圧発生回路と、を含む。
本発明は、ストレージノードの昇圧量が大きい、いわゆる３トランジスタ−１キャパシタ型メモリセルに、より好適である。
すなわち、前記書き込みトランジスタは、ゲートが書き込みワード線に接続され、ソースとドレインの一方が、前記データが設定される書き込みビット線に接続され、他方が前記ストレージノードに接続され、前記読み出しトランジスタは、前記ストレージノードの保持電圧に応じてオンまたはオフする第１読み出しトランジスタと、前記第１読み出しトランジスタとともに、前記記憶データが出力される読み出しビット線と共通電圧線との間に縦続接続され、ゲートが読み出しワード線に接続されている第２読み出しトランジスタと、を含む。前記ストレージノードに一方電極が接続され、前記読み出しワード線に他方電極が接続され、データ記憶時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記読み出しワード線へのハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量素子を、前記メモリセルごとに有する。
すなわち、前記書き込みトランジスタは、ゲートが書き込みワード線に接続され、ソースとドレインの一方が、前記データが設定される書き込みビット線に接続され、他方が前記ストレージノードに接続され、前記読み出しトランジスタは、前記ストレージノードの保持電圧に応じてオンまたはオフする第１読み出しトランジスタと、前記第１読み出しトランジスタとともに、前記記憶データが出力される読み出しビット線と共通電圧線との間に縦続接続され、ゲートが読み出しワード線に接続されている第２読み出しトランジスタと、を含む。前記ストレージノードに一方電極が接続され、前記読み出しワード線に他方電極が接続され、データ記憶時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記読み出しワード線へのハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量素子を、前記メモリセルごとに有する。
以上の構成によれば、昇圧部によって（第１）読み出しトランジスタのソースとドレインのローレベル側の電圧が上がり、そのゲートから見た閾値電圧が見かけ上、上昇する。よって、ストレージノードの記憶データに対応したローレベル電圧がリークや容量結合で上昇しても当該（第１）読み出しトランジスタがオンし難くなる。
上記した「トランジスタがオンし難い」ときと同様な作用は、（第１）読み出しトランジスタの閾値電圧自体を他のトランジスタの閾値電圧と異ならせるというデバイス設計によっても得られる。
本発明に係る他の半導体メモリデバイスは、複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、前記メモリセルの各々が、書き込みトランジスタと、前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、前記ストレージノードにゲートが接続され、ソースとドレインの一方が共通電圧線に接続され、前記ストレージノードの保持電圧に応じてオンまたはオフする第１読み出しトランジスタと、前記第１読み出しトランジスタのソースとドレインの他方と読み出しビット線との間に接続され、読み出し時にオン可能に制御される第２読み出しトランジスタと、を備え、前記第１読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第２読み出しトランジスタの閾値電圧と異なる。
本発明に係る他の半導体メモリデバイスは、複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、前記メモリセルの各々が、書き込みトランジスタと、前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、前記ストレージノードにゲートが接続され、ソースとドレインの一方が共通電圧線に接続され、前記ストレージノードの保持電圧に応じてオンまたはオフする第１読み出しトランジスタと、前記第１読み出しトランジスタのソースとドレインの他方と読み出しビット線との間に接続され、読み出し時にオン可能に制御される第２読み出しトランジスタと、を備え、前記第１読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第２読み出しトランジスタの閾値電圧と異なる。
本発明によれば、ゲートにストレージノードが接続された読み出しトランジスタを有するメモリセルにおいて、ストレージノードの電圧上昇に起因する誤読み出しを有効に防止できるという利益が得られる。
以下、本発明の実施形態を、図面を参照して説明する。ここでは、より効果が得られやすい３トランジスタ−１キャパシタ型で説明するが、本発明は前述した３トランジスタ型にも適用できる。メモリセル内のトランジスタを全てＮチャネル型とするが、Ｐチャネル型の場合は、下記の説明で制御電圧を逆極性にして用いる。
《第１実施形態》
図７に、本実施形態のメモリセルの等価回路を示す。また、図８に、メモリセルアレイの基本構成を４×４セルで示す。
図７に示すメモリセル１Ａは、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわち「第１読み出しトランジスタ」としてのアンプトランジスタＡＴおよび「第２読み出しトランジスタ」としてのセレクトトランジスタＳＴと、可変容量素子Ｃと、「昇圧部」としてダイオード接続されているトランジスタ（以下、ダイオード接続トランジスタＤＴという）とを有する。このメモリセル１Ａは、図１に示す３トランジスタ型のメモリセル１００に、可変容量素子Ｃとダイオード接続トランジスタＤＴを追加したものである。なお、このダイオード接続トランジスタＤＴに変えてＰＮ接合ダイオードを用いてもよい。
図７に、本実施形態のメモリセルの等価回路を示す。また、図８に、メモリセルアレイの基本構成を４×４セルで示す。
図７に示すメモリセル１Ａは、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわち「第１読み出しトランジスタ」としてのアンプトランジスタＡＴおよび「第２読み出しトランジスタ」としてのセレクトトランジスタＳＴと、可変容量素子Ｃと、「昇圧部」としてダイオード接続されているトランジスタ（以下、ダイオード接続トランジスタＤＴという）とを有する。このメモリセル１Ａは、図１に示す３トランジスタ型のメモリセル１００に、可変容量素子Ｃとダイオード接続トランジスタＤＴを追加したものである。なお、このダイオード接続トランジスタＤＴに変えてＰＮ接合ダイオードを用いてもよい。
書き込みトランジスタＷＴのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。セレクトトランジスタＳＴのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＡＴに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＡＴのソースとドレインの一方がダイオード接続トランジスタＤＴを介して接地電圧（コモンソース線ＣＳＬ）に接続され、他方がセレクトトランジスタＳＴに接続され、ゲートがストレージノードＳＮに接続されている。
可変容量素子Ｃは、図示例のものに限定されないが、ここでは絶縁ゲート電界効果トランジスタ（ＦＥＴ）の一種であるＮ型チャネルのＭＯＳトランジスタから構成されている。
このＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、２つのソース・ドレイン領域の一方が、読み出し時（データ出力時）にハイレベル電圧が印加される制御線、たとえば読み出しワード線ＲＷＬに接続されている。なお、この制御線としては、読み出し昇圧線として読み出しワード線ＲＷＬと別に設けてもよい。ただし、この制御線を読み出しワード線ＲＷＬと兼用すると配線面積の縮小、ひいてはセル面積縮小が図りやすいことから、望ましい。
可変容量キャパシタＣを構成するＭＯＳトランジスタの他方のソース・ドレイン領域は、ここではオープンとなっている。
このＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、２つのソース・ドレイン領域の一方が、読み出し時（データ出力時）にハイレベル電圧が印加される制御線、たとえば読み出しワード線ＲＷＬに接続されている。なお、この制御線としては、読み出し昇圧線として読み出しワード線ＲＷＬと別に設けてもよい。ただし、この制御線を読み出しワード線ＲＷＬと兼用すると配線面積の縮小、ひいてはセル面積縮小が図りやすいことから、望ましい。
可変容量キャパシタＣを構成するＭＯＳトランジスタの他方のソース・ドレイン領域は、ここではオープンとなっている。
ダイオード接続トランジスタＤＴは、そのドレインとゲートが共通接続されて、アンプトランジスタＡＴのソースに接続されている。ダイオード接続トランジスタＤＴのソースが共通電圧、たとえば接地電圧で電位的に固定されている。
このようなメモリセル１Ａが、図８に示すようにマトリックス状に配置され、メモリセルアレイが形成されている。
書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のメモリセル１Ａで共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のメモリセル１Ａで共有されている。なお、ダイオード接続トランジスタＤＴのソースを、不図示のコモンソース線ＣＳＬに接続し、コモンソース線ＣＳＬを複数のメモリセル１Ａで共用するとよい。
書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のメモリセル１Ａで共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のメモリセル１Ａで共有されている。なお、ダイオード接続トランジスタＤＴのソースを、不図示のコモンソース線ＣＳＬに接続し、コモンソース線ＣＳＬを複数のメモリセル１Ａで共用するとよい。
ダイオード接続トランジスタＤＴは、データの読み出し時に、アンプトランジスタＡＴのゲート（ストレージノードＳＮ）から見たアンプトランジスタＡＴの閾値電圧（ゲート閾値電圧）を見かけ上、上げるために設けられている。つまり、アンプトランジスタＡＴに読み出し電流が流れると、そのソース電位がダイオードの順方向電圧Ｖｆ程度上昇し、その上昇量に比例した分、アンプトランジスタＡＴのゲート閾値電圧、すなわちソース電位を基準としたトランジスタをオンさせるゲート電圧が上昇する。これにより、ストレージノードＳＮが“０”データ保持の場合に、多少ストレージノードＳＮの電圧が可変容量素子Ｃの作用等で上昇しても、アンプトランジスタＡＴがオンし難くなる。なお、この作用については後述する読み出しにおいて、さらに詳しく述べる。
つぎに、図９（Ａ）に示すメモリセルアレイにおいて、２行目のセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。
図９（Ｂ）〜図９（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。
書き込み対象のメモリセルに“１”データを格納する場合は、図９（Ｃ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬ１およびＷＢＬ３に電源電圧Ｖddを印加する。また、書き込み対象メモリセルに“０”データを格納する場合は、図９（Ｄ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬ２およびＷＢＬ４を０[Ｖ]で維持する。
図９（Ｂ）に示すように、これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図７に示すメモリセル１Ａは、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図９（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧（ブースト）した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図９（Ｅ）および図９（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
図９（Ｂ）に示すように、これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図７に示すメモリセル１Ａは、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図９（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧（ブースト）した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図９（Ｅ）および図９（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“０”または“１”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＷＴは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＷＴは、そのゲートが閉じていることから、格納されたデータが変化しない。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＷＴは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＷＴは、そのゲートが閉じていることから、格納されたデータが変化しない。
メモリセル１Ａのデータ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＷＴがオフし、全てのメモリセル１ＡのストレージノードＳＮが電気的にフローティングになることから、格納したデータが保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、リーク電流の流出量は小さい。ただし、リーク電流が流入し、あるいは、周囲の制御線との容量結合によりストレージノードＳＮの電圧が多少上昇する。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データに対応する、ストレージノードＳＮのハイレベル電圧は、読み出し不能となるまでは減衰が許容される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、リーク電流の流出量は小さい。ただし、リーク電流が流入し、あるいは、周囲の制御線との容量結合によりストレージノードＳＮの電圧が多少上昇する。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データに対応する、ストレージノードＳＮのハイレベル電圧は、読み出し不能となるまでは減衰が許容される。
図１０は、図９に示す方法によって書き込まれたデータを読み出す動作を示す図である。図１０（Ａ）は、メモリセルアレイの等価回路図であり、図１０（Ｂ１）〜図１０（Ｆ）は、ワード線およびビット線等の各種制御線、ならびにストレージノードＳＮについて、その電圧変化を示すタイミングチャートである。
ここで図１０（Ｂ２）に、“１”書き込みのストレージノードＳＮの電圧Ｖsn（ハイレベル電圧）を示し、図１０（Ｃ２）に、“０”書き込みのストレージノードＳＮの電圧Ｖsn（ローレベル電圧）を示す。このうちハイレベル電圧は、図１０（Ｂ２）に示すように、書き込み直後の電圧値（電源電圧Ｖdd）からリークによって徐々に低下する。
ここで図１０（Ｂ２）に、“１”書き込みのストレージノードＳＮの電圧Ｖsn（ハイレベル電圧）を示し、図１０（Ｃ２）に、“０”書き込みのストレージノードＳＮの電圧Ｖsn（ローレベル電圧）を示す。このうちハイレベル電圧は、図１０（Ｂ２）に示すように、書き込み直後の電圧値（電源電圧Ｖdd）からリークによって徐々に低下する。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。
図１０（Ｃ１）および図１０（Ｄ）に示すように、時間Ｔ１にて、選択した全ての読み出しビット線ＲＢＬ１〜ＲＢＬ４を電源電圧Ｖddにプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。
つぎに、図１０（Ｂ１）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図１０（Ｅ）および図１０（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
つぎに、図１０（Ｂ１）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図１０（Ｅ）および図１０（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。
選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加すると、可変容量素子Ｃをカップリング容量としてストレージノードＳＮの昇圧が行われる。
図１１（Ａ）および図１１（Ｂ）に可変容量素子Ｃの略断面図を示す。
Ｐウェル７の表面部に素子分離絶縁層５が形成され、これによりアクティブ領域２Ｃが規定される。アクティブ領域２Ｃの上方には、不図示のゲート絶縁膜を介してアンプトランジスタＡＴのゲート配線３Ｃが形成されている。ゲート配線３Ｃを自己整合マスクとするＮ型不純物のイオン注入により、アクティブ領域２Ｃの表面部に、可変容量素子ＣとなるＭＯＳトランジスタのソース・ドレイン領域６が形成されている。ソース・ドレイン領域６は読み出しワード線ＲＷＬに接続されている。
Ｐウェル７の表面部に素子分離絶縁層５が形成され、これによりアクティブ領域２Ｃが規定される。アクティブ領域２Ｃの上方には、不図示のゲート絶縁膜を介してアンプトランジスタＡＴのゲート配線３Ｃが形成されている。ゲート配線３Ｃを自己整合マスクとするＮ型不純物のイオン注入により、アクティブ領域２Ｃの表面部に、可変容量素子ＣとなるＭＯＳトランジスタのソース・ドレイン領域６が形成されている。ソース・ドレイン領域６は読み出しワード線ＲＷＬに接続されている。
ソース・ドレイン領域６は、そのＮ型不純物がゲート配線３Ｃのエッジ部下方に熱拡散し、この部分とゲート配線３Ｃとがゲート絶縁膜を介して容量結合する。この容量成分を「オーバーラップ容量Ｃov.」という。また、ゲート配線３Ｃは周囲の導電層、とくにソース・ドレイン領域６の本体と容量結合する。この容量成分を「フリンジング容量Ｃfr.」という。
この２つの容量成分、すなわちオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.は、ストレージノードＳＮ（ゲート配線３Ｃ）に保持された電圧の大小に無関係に常に生じる。
この２つの容量成分、すなわちオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.は、ストレージノードＳＮ（ゲート配線３Ｃ）に保持された電圧の大小に無関係に常に生じる。
一方、当該ＭＯＳトランジスタは、そのソース（ソース・ドレイン領域６）を基準として、ゲート電圧が閾値電圧を越えると、図１１（Ｂ）に示すようにチャネルＣＨが形成され、チャネルＣＨとゲート電極、すなわちゲート配線３Ｃとが強く容量結合する。この容量成分を「チャネル容量Ｃch.」という。
以上より、当該ＭＯＳトランジスタは、その自身が持つ容量値がゲート電圧、すなわちストレージノードＳＮの電圧に応じて変化する可変容量素子Ｃとして機能する。具体的には、ストレージノードＳＮの電圧がローレベル“Ｌ（＝０[Ｖ]）”である“０”データ記憶のときは、ＭＯＳトランジスタの容量値は、オーバーラップ容量Ｃov.とフリンジング容量Ｃfr.との和（Ｃov.＋Ｃfr.）となり、ストレージノードＳＮの電圧がハイレベル“Ｈ（たとえば電源電圧Ｖdd）”のときは、（Ｃov.＋Ｃfr.）にチャネル容量Ｃch.が付加される。
以上より、当該ＭＯＳトランジスタは、その自身が持つ容量値がゲート電圧、すなわちストレージノードＳＮの電圧に応じて変化する可変容量素子Ｃとして機能する。具体的には、ストレージノードＳＮの電圧がローレベル“Ｌ（＝０[Ｖ]）”である“０”データ記憶のときは、ＭＯＳトランジスタの容量値は、オーバーラップ容量Ｃov.とフリンジング容量Ｃfr.との和（Ｃov.＋Ｃfr.）となり、ストレージノードＳＮの電圧がハイレベル“Ｈ（たとえば電源電圧Ｖdd）”のときは、（Ｃov.＋Ｃfr.）にチャネル容量Ｃch.が付加される。
このチャネル容量Ｃch.の形成されるストレージノード電圧の臨界点は閾値電圧で調整でき、最適化されている。
望ましくは、この閾値電圧を０[Ｖ]から若干高い程度に設定しておくと、ストレージノードＳＮの電圧がハイレベル“Ｈ”（データからリークにより減少しても、比較的長い時間チャネル容量Ｃch.が形成された状態）を維持できる。
望ましくは、この閾値電圧を０[Ｖ]から若干高い程度に設定しておくと、ストレージノードＳＮの電圧がハイレベル“Ｈ”（データからリークにより減少しても、比較的長い時間チャネル容量Ｃch.が形成された状態）を維持できる。
ここで図１０の説明に戻る。
図１０（Ｂ１）の時間Ｔ２にて、選択された読み出しワード線ＲＷＬ２に電源電圧Ｖddが印加されると、図１０（Ｂ２）に示すように、ストレージノードＳＮに“１”データが格納されているメモリセルでは、もともとハイレベルのストレージノード電圧Ｖsnがさらに高い電圧まで昇圧される。これに対し、図１０（Ｃ２）に示すように、“０”データが格納されているメモリセルでは、余り昇圧されない。この結果、データ“１”と“０”に応じた保持電圧差が増幅される。
これは、“１”書き込みでは可変容量素子Ｃの容量値が大きく、昇圧能力が高いのに対し、“０”書き込みでは可変容量素子Ｃの容量値が小さく、昇圧能力が低いからである。
図１０（Ｂ１）の時間Ｔ２にて、選択された読み出しワード線ＲＷＬ２に電源電圧Ｖddが印加されると、図１０（Ｂ２）に示すように、ストレージノードＳＮに“１”データが格納されているメモリセルでは、もともとハイレベルのストレージノード電圧Ｖsnがさらに高い電圧まで昇圧される。これに対し、図１０（Ｃ２）に示すように、“０”データが格納されているメモリセルでは、余り昇圧されない。この結果、データ“１”と“０”に応じた保持電圧差が増幅される。
これは、“１”書き込みでは可変容量素子Ｃの容量値が大きく、昇圧能力が高いのに対し、“０”書き込みでは可変容量素子Ｃの容量値が小さく、昇圧能力が低いからである。
このような動作は、図１０（Ｂ２）に時間Ｔ２にて、ハイレベルのストレージノード電圧Ｖsnが、可変容量素子ＣとしてのＭＯＳトランジスタの閾値電圧以上であれば可能である。
したがって、閾値電圧の設定にも依存するが、可変容量素子Ｃを有しないメモリセルでは読み出し不可能なまでハイレベルが低下したストレージノード電圧Ｖsnであっても昇圧によって、読み出し可能なレベルまで回復することができる。
したがって、閾値電圧の設定にも依存するが、可変容量素子Ｃを有しないメモリセルでは読み出し不可能なまでハイレベルが低下したストレージノード電圧Ｖsnであっても昇圧によって、読み出し可能なレベルまで回復することができる。
ストレージノードＳＮに“１”データが格納されているメモリセルでは、アンプトランジスタＡＴがオン可能な状態になる。このため、図１０（Ｃ１）に示す時間Ｔ２にて当該メモリセルのセレクトトランジスタＳＴがオンすると、図１０（Ａ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３から読み出し電流Ｉｒが流れ出す。読み出し電流Ｉｒは、対象メモリセルのセレクトトランジスタＳＴとアンプトランジスタＡＴ、さらにはダイオード接続トランジスタＤＴを介して、コモンソース線ＣＳＬに流れる。その結果、図１０（Ｃ１）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３の電圧が時間Ｔ２を境にプリチャージレベル（Vddレベル）から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
一方、読み出し対象メモリセルのストレージノードＳＮに“０”データが格納されている場合、アンプトランジスタＡＴがオン可能な状態にならないことから、読み出し電流Ｉｒが流れず、図１０（Ｄ）に示すように、選択された読み出しビット線ＲＢＬ２Ｒ,ＢＬ４はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図１０（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、セレクトトランジスタＳＴのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
なお、非選択のメモリセルは、図１０（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、セレクトトランジスタＳＴのゲートが閉じていることから、読み出し電流Ｉｒが流れない。
図１０（Ｃ１）および図１０（Ｄ）の時間Ｔ３にて、読み出しビット線ＲＢＬ１〜ＲＢＬ４の各々に接続されている不図示のセンスアンプを起動し、その電圧変化を増幅して、読み出し信号として外部に出力する。
このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。
可変容量素子Ｃを設けると、とくに“１”データ書き込みセルのストレージノードＳＮの電圧Ｖsn（ハイレベル電圧）が、上述した読み出し動作時に上昇し、アンプトランジスタＡＴがオン可能な電圧範囲が高い側に大きく拡大される利点がある。
ただし、“０”データ書き込みセルも図１０（Ｃ２）に示すように、読み出し時の昇圧によって程度は低いが上昇する。その昇圧開始時（時間Ｔ２）より前に、“０”データ書き込みセルのストレージノードＳＮの電圧Ｖsn（ローレベル電圧）がリーク電流の流入等によりゼロ電圧より高くなっている場合がある。その場合、昇圧によってさらに高いレベルまでストレージノードＳＮの電圧Ｖsn（ローレベル電圧）が達することになる。
このため“０”データ書き込みセルにおいて、アンプトランジスタＡＴが誤ってオンするか、弱いオン状態となり、これが誤動作の原因となる。
ただし、“０”データ書き込みセルも図１０（Ｃ２）に示すように、読み出し時の昇圧によって程度は低いが上昇する。その昇圧開始時（時間Ｔ２）より前に、“０”データ書き込みセルのストレージノードＳＮの電圧Ｖsn（ローレベル電圧）がリーク電流の流入等によりゼロ電圧より高くなっている場合がある。その場合、昇圧によってさらに高いレベルまでストレージノードＳＮの電圧Ｖsn（ローレベル電圧）が達することになる。
このため“０”データ書き込みセルにおいて、アンプトランジスタＡＴが誤ってオンするか、弱いオン状態となり、これが誤動作の原因となる。
しかし、本実施形態ではセルごとにダイオード接続トランジスタＤＴを設け、アンプトランジスタＡＴのゲート閾値電圧を見かけ上大きくする。よって、アンプトランジスタＡＴのソース電位が上がるため、アンプトランジスタＡＴがオンし難くなり、結果として、上記誤動作を回避する。
つぎに、ストレージノードＳＮのデータ保持特性を説明する。ここでは、可変容量素子Ｃによる容量カップリングがある場合（図７）とない場合（図１）で、上記データ保持特性を比較する。これにより、ダイオード接続トランジスタＤＴを設けることによる上記誤動作回避のためのデータ保持特性の向上を説明する。
図１２（Ａ）は、容量カップリングがない場合（図１のセル）のストレージノード電圧のデータ保持特性のグラフである。グラフの横軸がデータ保持時間Ｔｄｓ、縦軸がストレージノード電圧Ｖsnを表す。この場合、容量カップリングがないのでストレージノード電圧Ｖsn(“Ｈ”レベル)の初期値が１.０[Ｖ]、ストレージノード電圧Ｖsn(“Ｌ”レベル)の初期値が０[Ｖ]となっている。グラフから、ある時間から急激に“Ｈ”レベルが低下し、一方、“Ｌ”レベルは時間の経過とともに徐々に上がっていることが分かる。
図１２（Ｂ）は、容量カップリングがある場合（より詳細には、図７のセルでダイオード接続トランジスタＤＴがない場合）のストレージノード電圧のデータ保持特性のグラフである。
この場合、容量カップリングがあるため、“Ｈ”データ、“Ｌ”データとも初期電圧が上昇している。その上昇量は、“Ｈ”データ側で大きいが、“Ｌ”データ側でも０.２３[Ｖ]だけ初期電圧が上昇している。
この場合、容量カップリングがあるため、“Ｈ”データ、“Ｌ”データとも初期電圧が上昇している。その上昇量は、“Ｈ”データ側で大きいが、“Ｌ”データ側でも０.２３[Ｖ]だけ初期電圧が上昇している。
図１３（Ａ）と図１３（Ｂ）に、図１２（Ａ）と図１２（Ｂ）の測定点（データ保持時間）のステップごとに、読み出しを行った場合の、読み出しビット線電圧Ｖrblを示す。図１３（Ａ）は容量カップリングがない図１のセルの読み出し時、図１３（Ｂ）は容量カップリングがある図７のセルの読み出し時である。
アンプトランジスタＡＴがオンすると、電源電圧Ｖdd（＝１.８[Ｖ]）でフローティング状態にあった読み出しワード線ＲＷＬの電圧が接地電圧にほぼ等しくなるため、読み出しビット線電圧Ｖrblがゼロとなる。一方、アンプトランジスタＡＴがオフのままであると、読み出しビット線電圧Ｖrblが初期の電源電圧Ｖdd（＝１.８[Ｖ]）を維持する。
よって、“Ｈ”＝０[Ｖ]、“Ｌ”＝１.８[Ｖ]が正常な状態であり、図１３（Ａ）の容量カップリングがない場合はデータ保持時間を長くしていっても正常状態が長く続く。
これに対し、図１３（Ｂ）の容量カップリングがある場合は、“Ｌ”データ側の読み出しビット線電圧Ｖrblがすぐに低下し始めるため正常状態は長く続かない。これは、アンプトランジスタＡＴがすぐにオンしてしまうことを意味する。つまり、とくに図１２（Ｂ）に示す、“Ｌ”データ保持のストレージノード電圧Ｖsnの、容量カップリングによるベースアップによって、アンプトランジスタＡＴがすぐにオンして誤動作しやすいことを示すものである。
よって、“Ｈ”＝０[Ｖ]、“Ｌ”＝１.８[Ｖ]が正常な状態であり、図１３（Ａ）の容量カップリングがない場合はデータ保持時間を長くしていっても正常状態が長く続く。
これに対し、図１３（Ｂ）の容量カップリングがある場合は、“Ｌ”データ側の読み出しビット線電圧Ｖrblがすぐに低下し始めるため正常状態は長く続かない。これは、アンプトランジスタＡＴがすぐにオンしてしまうことを意味する。つまり、とくに図１２（Ｂ）に示す、“Ｌ”データ保持のストレージノード電圧Ｖsnの、容量カップリングによるベースアップによって、アンプトランジスタＡＴがすぐにオンして誤動作しやすいことを示すものである。
図１４に、図７のメモリセル、すなわち容量カップリングがあるがダイオード接続トランジスタＤＴが追加されている本実施形態の同グラフを示す。
この場合、図１３（Ａ）の容量カップリングがない場合と同様に、読み出しビット線ＲＢＬの電圧差が１.８[Ｖ]を維持する正常動作が長く続くデータ保持特性が得られている。
これは“０”データ保持のメモリセルにおいて、容量カップリングによるストレージノード電圧Ｖsnのベースアップ電圧が、ダイオード接続トランジスタＤＴによるアンプトランジスタＡＴのゲート閾値電圧の上昇によって相殺できたことを示すものである。
この場合、図１３（Ａ）の容量カップリングがない場合と同様に、読み出しビット線ＲＢＬの電圧差が１.８[Ｖ]を維持する正常動作が長く続くデータ保持特性が得られている。
これは“０”データ保持のメモリセルにおいて、容量カップリングによるストレージノード電圧Ｖsnのベースアップ電圧が、ダイオード接続トランジスタＤＴによるアンプトランジスタＡＴのゲート閾値電圧の上昇によって相殺できたことを示すものである。
以上より、ダイオード接続トランジスタＤＴを設けた結果、誤動作回避を行えることがわかる。
なお、容量カップリングがない場合でも、ダイオード接続トランジスタＤＴの効果が得られる場合が存在する。つまり、アンプトランジスタＡＴのゲート閾値電圧に対し、“１”データのストレージノード電圧ＶsnでアンプトランジスタＡＴのオンを確保するためのハイ側の誤動作マージンが、“０”データのストレージノード電圧ＶsnでアンプトランジスタＡＴのオフを維持するためのロー側の誤動作マージンより大きい場合は、ダイオード接続トランジスタＤＴを設けることによりアンプトランジスタＡＴの見かけ上の閾値電圧を上げることで、上記２つの誤動作マージンの大きさを揃えることが可能である。
なお、容量カップリングがない場合でも、ダイオード接続トランジスタＤＴの効果が得られる場合が存在する。つまり、アンプトランジスタＡＴのゲート閾値電圧に対し、“１”データのストレージノード電圧ＶsnでアンプトランジスタＡＴのオンを確保するためのハイ側の誤動作マージンが、“０”データのストレージノード電圧ＶsnでアンプトランジスタＡＴのオフを維持するためのロー側の誤動作マージンより大きい場合は、ダイオード接続トランジスタＤＴを設けることによりアンプトランジスタＡＴの見かけ上の閾値電圧を上げることで、上記２つの誤動作マージンの大きさを揃えることが可能である。
また、本実施形態では、メモリセルごとに昇圧部としてのダイオード接続トランジスタＤＴを有することから、例えば１バイトや１ワード線といった単位でデータの読み出しを行う場合に、閾値変動が生じない。
《第２実施形態》
ダイオード接続トランジスタをセルごとに設けるとビット当たりの実効的なセル面積が大きくなる。
より実行的なセル面積を小さくするには、複数のメモリセルでダイオード接続トランジスタＤＴを共用するとよい。本実施形態は、ダイオード接続トランジスタＤＴのセル間共用に関する。
ダイオード接続トランジスタをセルごとに設けるとビット当たりの実効的なセル面積が大きくなる。
より実行的なセル面積を小さくするには、複数のメモリセルでダイオード接続トランジスタＤＴを共用するとよい。本実施形態は、ダイオード接続トランジスタＤＴのセル間共用に関する。
図１５に、本実施形態のダイオード接続トランジスタＤＴの構成を複数のメモリセルとともに示す。
本実施形態は、複数のダイオード接続トランジスタＤＴが並列に接続されている。これは「ＳＬドライバ」と称され、複数のメモリセル１Ａで共通に接続されている。
本実施形態は、複数のダイオード接続トランジスタＤＴが並列に接続されている。これは「ＳＬドライバ」と称され、複数のメモリセル１Ａで共通に接続されている。
ＳＬドライバ２０は、図１６（Ａ）に示すデバイス１０のメモリセルアレイ１周囲に配置されている周辺回路領域２に設けられている。そして、複数のメモリセルを接続する形態としては、図１６（Ｂ）に示すように、列（カラム）方向にコモンソース線ＣＳＬを配線し、コモンソース線ＣＳＬにカラム方向の複数のメモリセルが共通接続している。
これとは異なる接続形態、たとえば行（ロウ）方向の接続でもよいが、この図１６（Ｂ）では以下の利点がある。
これとは異なる接続形態、たとえば行（ロウ）方向の接続でもよいが、この図１６（Ｂ）では以下の利点がある。
データ読み出しは、通常、１本の読み出しワード線ＲＷＬに接続された複数のメモリセル、あるいは、そのワード線単位の複数ビット、たとえば８ビット（１バイト）または数バイトを単位として行われる。
本実施形態では、図１５に示す複数のダイオード接続トランジスタＤＴが並列接続されている昇圧ユニット２０ｕをコモンソース線ＣＳＬごとに設け、その昇圧ユニット２０ｕに接続される複数のメモリセルが、図１６（Ｂ）に示すようにメモリセルアレイのカラム方向に配列されている。このようにすると、上記読み出し単位が行単位または１〜数バイトで行われる前提では、１つの昇圧ユニット２０ｕに接続される複数のメモリセル内で、実際に読み出し動作が行われるのは最大１つである。
本実施形態では、図１５に示す複数のダイオード接続トランジスタＤＴが並列接続されている昇圧ユニット２０ｕをコモンソース線ＣＳＬごとに設け、その昇圧ユニット２０ｕに接続される複数のメモリセルが、図１６（Ｂ）に示すようにメモリセルアレイのカラム方向に配列されている。このようにすると、上記読み出し単位が行単位または１〜数バイトで行われる前提では、１つの昇圧ユニット２０ｕに接続される複数のメモリセル内で、実際に読み出し動作が行われるのは最大１つである。
この接続形態の利点をつぎに述べる。
ダイオード接続トランジスタＤＴを複数のメモリセルで共用すると、その接続形態によっては、閾値変動が生じやすい。つまり、ダイオードやダイオード接続トランジスタＤＴのオン電圧は通常一定と見なされるが、読み出し単位が大きく共通に設けられたダイオードやダイオード接続トランジスタＤＴに大きな電流が流れると、僅かであるがソース電位の昇圧量が大きくなる。これに対し、流れる電流量が小さい場合はソース昇圧量が順方向電圧Ｖｆに近くほぼ一定である。電流量が大きいか小さいかは読み出す単位のデータビットの組み合わせに依存する。このため、大きな電流が流れる可能性があるメモリセルの共通接続である場合、そのようなソース電位の上昇量の変動を見越した動作マージン設計が必要となる。
一方、ダイオード接続トランジスタＤＴに流れる電流が１メモリセル分に限定できれば、ソース電位変動を最小限に抑えられる。
図１５および図１６（Ｂ）に示す接続形態は、同時に選択されるメモリセルは同一行内に限定されるため、１つの昇圧ユニット２０ｕに接続される複数のメモリセルのうち、実際に読み出しが行われるのは１つのみとなる。よって、ソース電位昇圧量の変動がほとんどなく、アンプトランジスタＡＴのゲート閾値電圧の上昇量を正確に制御できるという利点がある。
この意味で、昇圧ユニット２０ｕ内のダイオード接続トランジスタＤＴは１つでもよいが、図１５では複数にして電流ドライブ能力を高めている。
ダイオード接続トランジスタＤＴを複数のメモリセルで共用すると、その接続形態によっては、閾値変動が生じやすい。つまり、ダイオードやダイオード接続トランジスタＤＴのオン電圧は通常一定と見なされるが、読み出し単位が大きく共通に設けられたダイオードやダイオード接続トランジスタＤＴに大きな電流が流れると、僅かであるがソース電位の昇圧量が大きくなる。これに対し、流れる電流量が小さい場合はソース昇圧量が順方向電圧Ｖｆに近くほぼ一定である。電流量が大きいか小さいかは読み出す単位のデータビットの組み合わせに依存する。このため、大きな電流が流れる可能性があるメモリセルの共通接続である場合、そのようなソース電位の上昇量の変動を見越した動作マージン設計が必要となる。
一方、ダイオード接続トランジスタＤＴに流れる電流が１メモリセル分に限定できれば、ソース電位変動を最小限に抑えられる。
図１５および図１６（Ｂ）に示す接続形態は、同時に選択されるメモリセルは同一行内に限定されるため、１つの昇圧ユニット２０ｕに接続される複数のメモリセルのうち、実際に読み出しが行われるのは１つのみとなる。よって、ソース電位昇圧量の変動がほとんどなく、アンプトランジスタＡＴのゲート閾値電圧の上昇量を正確に制御できるという利点がある。
この意味で、昇圧ユニット２０ｕ内のダイオード接続トランジスタＤＴは１つでもよいが、図１５では複数にして電流ドライブ能力を高めている。
《第３実施形態》
上記第１および第２実施形態では、アンプトランジスタＡＴのソース昇圧量がダイオードの順方向電圧Ｖｆにほぼ固定されるため、ソース昇圧量を、それより小さくしたり大きくしたりする調整が難しい。勿論、ダイオードやダイオード接続トランジスタＤＴを複数段、直列接続させることにより、ソース昇圧量を大きくすることはできるが、これでも自由度に限界があり、とくにソース昇圧量を小さくしたい要請に対応できない。
上記第１および第２実施形態では、アンプトランジスタＡＴのソース昇圧量がダイオードの順方向電圧Ｖｆにほぼ固定されるため、ソース昇圧量を、それより小さくしたり大きくしたりする調整が難しい。勿論、ダイオードやダイオード接続トランジスタＤＴを複数段、直列接続させることにより、ソース昇圧量を大きくすることはできるが、これでも自由度に限界があり、とくにソース昇圧量を小さくしたい要請に対応できない。
本実施形態は、たとえば上記不都合を解消することができるように、昇圧部に抵抗を用いる。
図１７は、昇圧部に抵抗を用いているメモリセル１Ｂの等価回路図である。なお、本実施形態では可変容量素子Ｃを設けてもよいが、ここでは意図的に省略している。これは、前述したように可変容量素子Ｃを設けない場合、アンプトランジスタＡＴの見かけ上のゲート閾値電圧の上昇量は僅かでよい場合が多いからである。
図示のように、アンプトランジスタＡＴのソースと接地電圧との間に抵抗Ｒを設けると、そのソース電位昇圧量をダイオードの順方向電圧より小さくできる利点がある。
図１７は、昇圧部に抵抗を用いているメモリセル１Ｂの等価回路図である。なお、本実施形態では可変容量素子Ｃを設けてもよいが、ここでは意図的に省略している。これは、前述したように可変容量素子Ｃを設けない場合、アンプトランジスタＡＴの見かけ上のゲート閾値電圧の上昇量は僅かでよい場合が多いからである。
図示のように、アンプトランジスタＡＴのソースと接地電圧との間に抵抗Ｒを設けると、そのソース電位昇圧量をダイオードの順方向電圧より小さくできる利点がある。
なお、昇圧部が抵抗Ｒの場合でも、第１実施形態に対する第２実施形態のように、昇圧素子を複数のメモリセルで共用してもよい。その場合、昇圧素子（抵抗Ｒ）を図１５と同様に昇圧ユニット２０ｕとしてＳＬドライバ２０に含ませ、ＳＬドライバ２０を図１６のように複数のメモリセルに対して接続させることが望ましい。
《第４実施形態》
アンプトランジスタＡＴの閾値電圧は製造プロセスでばらつき、出来たアンプトランジスタＡＴの閾値電圧に応じてソース昇圧量を微調整したい要請がある。
本実施形態は、その要請に応えるものである。
アンプトランジスタＡＴの閾値電圧は製造プロセスでばらつき、出来たアンプトランジスタＡＴの閾値電圧に応じてソース昇圧量を微調整したい要請がある。
本実施形態は、その要請に応えるものである。
図１８は、本実施形態の昇圧素子の構成を複数のメモリセルとともに示す。
本実施形態では、昇圧素子としてＭＯＳトランジスタＭを複数、並列接続させて昇圧ユニット２０ｕを構成する。
複数のＭＯＳトランジスタＭのゲートに、オンさせるトランジスタ数を制御するゲート電圧Ｖｇの発生回路（ＶＧ.ＧＥＮ、以下、ＶＧ発生回路という）２０ｇが接続されている。このＶＧ発生回路２０ｇは、ウェハプロセス完了後に調整が可能なものとしては、フューズ素子を用いた調整回路が例示できる。また、ＶＧ発生回路２０ｇは外部信号により制御される回路であってもよい。図において、ＶＧ発生回路２０ｇに設けられている制御端子Ｔｃは、フューズ調整時のテスト端子、あるいは、外部信号の入力端子である。
本実施形態では、昇圧素子としてＭＯＳトランジスタＭを複数、並列接続させて昇圧ユニット２０ｕを構成する。
複数のＭＯＳトランジスタＭのゲートに、オンさせるトランジスタ数を制御するゲート電圧Ｖｇの発生回路（ＶＧ.ＧＥＮ、以下、ＶＧ発生回路という）２０ｇが接続されている。このＶＧ発生回路２０ｇは、ウェハプロセス完了後に調整が可能なものとしては、フューズ素子を用いた調整回路が例示できる。また、ＶＧ発生回路２０ｇは外部信号により制御される回路であってもよい。図において、ＶＧ発生回路２０ｇに設けられている制御端子Ｔｃは、フューズ調整時のテスト端子、あるいは、外部信号の入力端子である。
本実施形態によれば、ウェハプロセス等に起因したばらつきを吸収または相殺して、より精度が高いソース昇圧量の調整が可能となる。
《第５実施形態》
上述した第１〜第４実施形態と同様な効果は、アンプトランジスタＡＴの閾値電圧を製造プロセスで調整することによっても達成可能である。
上述した第１〜第４実施形態と同様な効果は、アンプトランジスタＡＴの閾値電圧を製造プロセスで調整することによっても達成可能である。
図１９に、本実施形態のメモリセル１Ｃを示す。
図１９において、アンプトランジスタＡＴのチャネル部に破線で示すラインは、当該アンプトランジスタＡＴのみ特別に追加のイオン注入によって閾値電圧の調整が行われていることを示す。このためには、ウェハプロセスにおいて他のトランジスタ部分をイオン注入から保護するためのマスクの追加と、レジストその他の材料からなる保護層の形成とイオン注入工程等が追加されるため、これがコスト増の要因となる。ただし、メモリセルまたは周辺回路の専有面積の増大を伴うことがないため、その意味では、チップ製造コストを低くできる。
最終的に製造コストを低く出来る場合には、本実施形態のような方法でも、アンプトランジスタＡＴの誤動作回避が可能である。
図１９において、アンプトランジスタＡＴのチャネル部に破線で示すラインは、当該アンプトランジスタＡＴのみ特別に追加のイオン注入によって閾値電圧の調整が行われていることを示す。このためには、ウェハプロセスにおいて他のトランジスタ部分をイオン注入から保護するためのマスクの追加と、レジストその他の材料からなる保護層の形成とイオン注入工程等が追加されるため、これがコスト増の要因となる。ただし、メモリセルまたは周辺回路の専有面積の増大を伴うことがないため、その意味では、チップ製造コストを低くできる。
最終的に製造コストを低く出来る場合には、本実施形態のような方法でも、アンプトランジスタＡＴの誤動作回避が可能である。
以上述べてきたように、第１〜第４実施形態のいずれを用いても、ストレージノードの電圧上昇に起因する誤読み出しを有効に防止することが可能となる。各実施形態には一長一短があるため、どの実施形態を採用するかは長所と短所を総合的に勘案して決定する。
１…メモリセルアレイ、１Ａ,１Ｂ,１Ｃ…メモリセル、２…周辺回路領域、１０…デバイス、２０…ＳＬドライバ、２０ｕ…昇圧ユニット、ＤＴ…ダイオード接続トランジスタ、ＭＴ…ＭＯＳトランジスタ、Ｒ…抵抗、ＥＴ…書き込みトランジスタ、ＳＴ…セレクトトランジスタ、ＡＴ…アンプトランジスタ、Ｃ…可変容量素子、ＳＮ…ストレージノード、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＣＳＬ…コモンソース線、Ｖsn…ストレージノード電圧、Ｉｒ…読み出し電流、Ｃov.…オーバーラップ容量、Ｃfr.…フリンジング容量、Ｃch.…チャネル容量、Ｃｓ…寄生容量
Claims (12)
- 複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、
前記メモリセルの各々が、
書き込みトランジスタと、
前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、
前記ストレージノードにゲートが接続され、当該ストレージノードの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタと、
を備え、
前記読み出しトランジスタの前記記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧から上げる昇圧部が接続されている
半導体メモリデバイス。 - 前記昇圧部が、ダイオード、または、ダイオード接続されている絶縁ゲート電界効果トランジスタからなる
請求項１に記載の半導体メモリデバイス。 - 前記昇圧部が抵抗素子からなる
請求項１に記載の半導体メモリデバイス。 - 前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に接続されているトランジスタを含む
請求項１に記載の半導体メモリデバイス。 - 前記昇圧部は、
前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に並列に接続されている複数のトランジスタと、
当該複数のトランジスタが有する複数のゲートに接続され、ゲート電圧の組み合わせに応じてオン可能なトランジスタ数を設定するゲート電圧発生回路と、
を含む請求項４に記載の半導体メモリデバイス。 - 前記書き込みトランジスタは、ゲートが書き込みワード線に接続され、ソースとドレインの一方が、前記データが設定される書き込みビット線に接続され、他方が前記ストレージノードに接続され、
前記読み出しトランジスタは、
前記ストレージノードの保持電圧に応じてオンまたはオフする第１読み出しトランジスタと、
前記第１読み出しトランジスタとともに、前記記憶データが出力される読み出しビット線と共通電圧線との間に縦続接続され、ゲートが読み出しワード線に接続されている第２読み出しトランジスタと、
を含む請求項１〜４の何れかに記載の半導体メモリデバイス。 - 前記ストレージノードに一方電極が接続され、前記読み出しワード線に他方電極が接続され、データ記憶時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記読み出しワード線へのハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量素子を、前記メモリセルごとに有する
請求項６に記載の半導体メモリデバイス。 - 前記可変容量素子の容量値は、前記データ保持時のストレージノード電圧がハイレベルのときは、ローレベルのときより大きい
請求項７に記載の半導体メモリデバイス。 - 前記可変容量素子は絶縁ゲート電界効果トランジスタからなる
請求項７に記載の半導体メモリデバイス。 - 前記可変容量素子は、ゲートが前記ストレージノードに接続され、２つのソース・ドレイン領域の一方が前記読み出しワード線に接続され他方がオープンに設定され、または、前記２つのソース・ドレイン領域の双方が前記読み出しワード線に接続されているＮチャネル型ＭＯＳトランジスタからなる
請求項９に記載の半導体メモリデバイス。 - 複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、
前記メモリセルの各々が、
書き込みトランジスタと、
前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、
前記ストレージノードにゲートが接続され、ソースとドレインの一方が共通電圧線に接続され、前記ストレージノードの保持電圧に応じてオンまたはオフする第１読み出しトランジスタと、
前記第１読み出しトランジスタのソースとドレインの他方と読み出しビット線との間に接続され、読み出し時にオン可能に制御される第２読み出しトランジスタと、
を備え、
前記第１読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第２読み出しトランジスタの閾値電圧と異なる
半導体メモリデバイス。 - 前記メモリセル内の全てのトランジスタがＮチャネル型であり、
前記前記第１読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第２読み出しトランジスタの閾値電圧より高い
請求項１１に記載の半導体メモリデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006225139A JP2008052766A (ja) | 2006-08-22 | 2006-08-22 | 半導体メモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006225139A JP2008052766A (ja) | 2006-08-22 | 2006-08-22 | 半導体メモリデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008052766A true JP2008052766A (ja) | 2008-03-06 |
Family
ID=39236696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006225139A Pending JP2008052766A (ja) | 2006-08-22 | 2006-08-22 | 半導体メモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008052766A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013009363A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
| JP2013009364A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
| JP2018139336A (ja) * | 2013-06-26 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2022137287A (ja) * | 2010-01-29 | 2022-09-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2006
- 2006-08-22 JP JP2006225139A patent/JP2008052766A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP7407879B2 (ja) | 2010-01-29 | 2024-01-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2013009363A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
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| KR101833551B1 (ko) | 2011-05-20 | 2018-02-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 집적 회로 |
| JP2018139336A (ja) * | 2013-06-26 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 記憶装置 |
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