JP2008052766A - 半導体メモリデバイス - Google Patents
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Abstract
【課題】ストレージノードの電圧上昇に起因する誤読み出しを有効に防止する。
【解決手段】メモリセルアレイを構成するメモリセル1Aの各々が、書き込みトランジスタWTと、書き込みトランジスタWTから入力するデータを電気的フローティング状態で保持するストレージノードSNと、ストレージノードSNにゲートが接続され、ストレージノードSNの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタ(アンプトランジスタAT)と、を備える。そして、アンプトランジスタATの記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧(接地電圧)から上げる昇圧部(ダイオード接続トランジスタDT)が接続されている。
【選択図】図7
【解決手段】メモリセルアレイを構成するメモリセル1Aの各々が、書き込みトランジスタWTと、書き込みトランジスタWTから入力するデータを電気的フローティング状態で保持するストレージノードSNと、ストレージノードSNにゲートが接続され、ストレージノードSNの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタ(アンプトランジスタAT)と、を備える。そして、アンプトランジスタATの記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧(接地電圧)から上げる昇圧部(ダイオード接続トランジスタDT)が接続されている。
【選択図】図7
Description
本発明は、メモリセルごとに、書き込みトランジスタと、書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、ストレージノードの保持電圧に応じてオンまたはオフする読み出しトランジスタとを有する半導体メモリデバイスに関する。
図1に、例えば特許文献1に開示されているDRAMセルの一種である、3トランジスタ型のゲインセル(以下、単に“メモリセル”という)を示す。
図示のメモリセル100は、1つの書き込みトランジスタWTと、2つの読み出しトランジスタ、すなわちセレクトトランジスタSTおよびアンプトランジスタATとを有する。
図示のメモリセル100は、1つの書き込みトランジスタWTと、2つの読み出しトランジスタ、すなわちセレクトトランジスタSTおよびアンプトランジスタATとを有する。
書き込みトランジスタWTのソースとドレインの一方が書き込みビット線WBLに接続され、他方がストレージノードSNに接続され、ゲートが書き込みワード線WWLに接続されている。セレクトトランジスタSTのソースとドレインの一方が読み出しビット線RBLに接続され、他方がアンプトランジスタATに接続され、ゲートが読み出しワード線RWLに接続されている。アンプトランジスタATのソースとドレインの一方が接地電圧(コモンソース線CSL)に接続され、他方がセレクトトランジスタSTに接続され、ゲートがストレージノードSNに接続されている。
このようなメモリセル100が、図2(A)に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線WBL1〜WBL4および読み出しビット線RBL1〜RBL4は、列(カラム)方向に並ぶ複数のメモリセル100で共有され、書き込みワード線WWL1〜WWL4および読み出しワード線RWL1〜RWL4は、行(ロウ)方向に並ぶ複数のメモリセル100で共有されている。
このようなメモリセル100が、図2(A)に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線WBL1〜WBL4および読み出しビット線RBL1〜RBL4は、列(カラム)方向に並ぶ複数のメモリセル100で共有され、書き込みワード線WWL1〜WWL4および読み出しワード線RWL1〜RWL4は、行(ロウ)方向に並ぶ複数のメモリセル100で共有されている。
つぎに、図2(A)の2行目のセル群を選択して、そのメモリセルの1つ置きに、“1”データまたは“0”データを書き込む動作を説明する。
図2(B)〜図2(F)は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線(本例ではWWL2)を選択し、それに直交して配置された書き込みビット線WBL1〜WBL4を選択する。
任意の一の書き込みワード線(本例ではWWL2)を選択し、それに直交して配置された書き込みビット線WBL1〜WBL4を選択する。
書き込み対象のメモリセルに“1”データを格納する場合は、図2(C)に示すように、該当するメモリセルが接続された書き込みビット線WBL1およびWBL3に電源電圧Vddを印加する。また、書き込み対象メモリセルに“0”データを格納する場合は、図2(D)に示すように、当該メモリセルに接続された書き込みビット線WBL2およびWBL4を0[V]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線WWL2の電圧を立ち上げる。ここで、図1に示すメモリセル100は、その書き込みトランジスタWTにNMOSトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“1”データ書き込みの際に、ストレージノードSNに電源電圧Vddを設定するためには、図2(B)に示すように、選択された書き込みワード線WWLに電源電圧Vddを、閾値電圧Vthだけ昇圧した電圧を印加する必要がある。なお、“1”データに対応する電圧として、ストレージノードSNに電源電圧Vdd以下の電圧を書き込む場合は、選択された書き込みワード線WWL2に電源電圧Vddを印加してもよい。
図2(E)および図2(F)に示す非選択の書き込みワード線WWL1,WWL3,WWL4および読み出しワード線RWL1〜RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線WWL2の電圧を立ち上げる。ここで、図1に示すメモリセル100は、その書き込みトランジスタWTにNMOSトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“1”データ書き込みの際に、ストレージノードSNに電源電圧Vddを設定するためには、図2(B)に示すように、選択された書き込みワード線WWLに電源電圧Vddを、閾値電圧Vthだけ昇圧した電圧を印加する必要がある。なお、“1”データに対応する電圧として、ストレージノードSNに電源電圧Vdd以下の電圧を書き込む場合は、選択された書き込みワード線WWL2に電源電圧Vddを印加してもよい。
図2(E)および図2(F)に示す非選択の書き込みワード線WWL1,WWL3,WWL4および読み出しワード線RWL1〜RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“0”または“1”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線WWL1,WWL3,WWL4に接続されたメモリセル(非選択セル)の書き込みトランジスタWTは、そのドレインに電源電圧Vdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタWTは、そのゲートが閉じていることから、格納されたデータが変化しない。
一方、非選択の書き込みワード線WWL1,WWL3,WWL4に接続されたメモリセル(非選択セル)の書き込みトランジスタWTは、そのドレインに電源電圧Vdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタWTは、そのゲートが閉じていることから、格納されたデータが変化しない。
3トランジスタ型のメモリセル100のデータ保持時に、メモリセルアレイ内の制御線(ビット線およびワード線)全てを0[V]にする。このとき、書き込みトランジスタWTがオフし、全てのメモリセル100のストレージノードSNが電気的にフローティングになることから、格納されたデータが保持される。
ストレージノードSNに“1”(たとえば、ハイレベル)データが格納されている場合、メモリアレイ内の制御線(ビット線およびワード線)が全て0[V](ローレベル)になっている場合でも、ストレージノードSNに溜められた電荷がリークにより各制御線に抜ける。そのため“1”データは、ストレージノードSNのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
ストレージノードSNに“1”(たとえば、ハイレベル)データが格納されている場合、メモリアレイ内の制御線(ビット線およびワード線)が全て0[V](ローレベル)になっている場合でも、ストレージノードSNに溜められた電荷がリークにより各制御線に抜ける。そのため“1”データは、ストレージノードSNのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
図3に、ストレージノードSNに格納された“1”データのリークパスを示す。
第1に、ストレージノードSNから、オフ状態の書き込みトランジスタWTを介して書き込みビット線WBLにオフリーク電流が流れるパスP1が存在する。
第2に、ストレージノードSNである書き込みトランジスタWTのN+領域から基板(P型ウェル)に接合リーク電流が流れるパスP2が存在する。
第3に、ストレージノードSNから、アンプトランジスタATのゲート電極、ゲート絶縁膜を通って基板(Pウェル)にゲートリーク電流が流れるパスP3が存在する。
第1に、ストレージノードSNから、オフ状態の書き込みトランジスタWTを介して書き込みビット線WBLにオフリーク電流が流れるパスP1が存在する。
第2に、ストレージノードSNである書き込みトランジスタWTのN+領域から基板(P型ウェル)に接合リーク電流が流れるパスP2が存在する。
第3に、ストレージノードSNから、アンプトランジスタATのゲート電極、ゲート絶縁膜を通って基板(Pウェル)にゲートリーク電流が流れるパスP3が存在する。
図4に、上記3つのパスP1〜P3を流れる電流の合計が1[pA]と仮定した場合に、“1”データのリークによる経時変化を計算した結果を示す。この計算では、ストレージノードSNの負荷容量を2[fF]、“1”データを書き込み直後のストレージノード電圧を1[V]としている。
この計算結果によれば、ストレージノードSNに格納されていた1[V]の電圧が、約1[msec]で0.5[V]に減衰し、約2[msec]で接地電圧に到達する。
この計算結果によれば、ストレージノードSNに格納されていた1[V]の電圧が、約1[msec]で0.5[V]に減衰し、約2[msec]で接地電圧に到達する。
図5は、図2に示す方法によって書き込まれたデータを読み出す動作を示す図である。図5(A)は、メモリセルアレイの等価回路図であり、図5(B)〜図5(F)は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
読み出しワード線RWL2を選択し、それに直交して配置された読み出しビット線RBL1〜RBL4を選択する。この選択時に、以下の電圧設定を行う。
読み出しワード線RWL2を選択し、それに直交して配置された読み出しビット線RBL1〜RBL4を選択する。この選択時に、以下の電圧設定を行う。
図5(C)および図5(D)に示すように、時間T1にて、選択した全ての読み出しビット線RBL1〜RBL4を電源電圧Vddにプリチャージし、ハイインピーダンス(電気的フローティング状態)で保持する。
つぎに、図5(B)に示すように、時間T2にて、選択した読み出しワード線RWL2に電源電圧Vddを印加する。
図5(E)および図5(F)に示す非選択の書き込みワード線WWL1〜WWL4、非選択の読み出しワード線RWL1,RWL3,RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
つぎに、図5(B)に示すように、時間T2にて、選択した読み出しワード線RWL2に電源電圧Vddを印加する。
図5(E)および図5(F)に示す非選択の書き込みワード線WWL1〜WWL4、非選択の読み出しワード線RWL1,RWL3,RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
読み出し対象のメモリセルのストレージノードSNに“1”が格納されている場合、アンプトランジスタATがオン可能な状態になっている。このため、図5(C)の時間T2にて当該メモリセルのセレクトトランジスタSTがオンすると、図5(A)に示すように、選択された読み出しビット線RBL1,RBL3から読み出し電流Irが流れ出す。読み出し電流Irは、当該メモリセルのセレクトトランジスタSTとアンプトランジスタATを介して、コモンソース線CSLに流れる。その結果、図5(C)に示すように、選択された読み出しビット線RBL1,RBL3の電圧が時間T2を境にプリチャージレベル(Vddレベル)から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
一方、読み出し対象メモリセルのストレージノードSNに“0”データが格納されている場合、アンプトランジスタATがオン可能な状態にならないことから、読み出し電流Irが流れず、図5(D)に示すように、選択された読み出しビット線RBL2R,BL4はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図5(E)に示すように、その読み出しワード線RWL1,RWL3,RWL4が0[V]のままで、セレクトトランジスタSTのゲートが閉じていることから、読み出し電流Irが流れない。
なお、非選択のメモリセルは、図5(E)に示すように、その読み出しワード線RWL1,RWL3,RWL4が0[V]のままで、セレクトトランジスタSTのゲートが閉じていることから、読み出し電流Irが流れない。
図5(C)および図5(D)の時間T3にて、読み出しビット線RBL1〜RBL4の各々に接続されている不図示のセンスアンプを起動し、上記読み出し電流Irが“流れる”または“流れない”に応じた電圧変化を増幅して、読み出し信号として外部に出力する。
このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“0”または“1”のデータに応じた読み出し信号を得ることができる。
図6に、ストレージノード電圧Vsnと読み出し電流Irの関係を例示する。
電源電圧Vddを1.8[V]とすると、“1”データを書き込み直後のストレージノード電圧Vsnは1[V]程度である。この場合、図6から、読み出し電流Irは25[μA]程度流れることが分かる。
ところが、前述したようにリークによりストレージノード電圧Vsnがデータ保持中に低下する。したがって、データ保持時間が長いほど、読み出し電流Irが小さくなる。
電源電圧Vddを1.8[V]とすると、“1”データを書き込み直後のストレージノード電圧Vsnは1[V]程度である。この場合、図6から、読み出し電流Irは25[μA]程度流れることが分かる。
ところが、前述したようにリークによりストレージノード電圧Vsnがデータ保持中に低下する。したがって、データ保持時間が長いほど、読み出し電流Irが小さくなる。
上記読み出し信号の“0”と“1”を判定するために、“1”データに対応した読み出し電流Irが10[μA]以上必要と仮定する。このとき、読み出し電流Ir≧10[μA]を満たすストレージノード電圧Vsnは0.8[V]以上となる。
また、図4より、ストレージノード電圧Vsnが1[V]から0.8[V]に低下する時間は0.4[msec]と見積もられる。
このため、確実なデータ読み出しのためには、“1”データを書き込んでから0.4[msec]以内にメモリセルをリフレッシュ(再書き込み)する必要がある。
特開2001−006355号公報
また、図4より、ストレージノード電圧Vsnが1[V]から0.8[V]に低下する時間は0.4[msec]と見積もられる。
このため、確実なデータ読み出しのためには、“1”データを書き込んでから0.4[msec]以内にメモリセルをリフレッシュ(再書き込み)する必要がある。
以上は3トランジスタ型のメモリセルにおいて、“1”データ書き込みセルにおけるリーク電流によるストレージノードSNの電圧低下を説明した。
しかし、電源電圧の低下や素子微細化によって“0”データ書き込みセルのストレージノードSNの電圧上昇が正しい読み出し動作を行う際に無視できなくなる。
しかし、電源電圧の低下や素子微細化によって“0”データ書き込みセルのストレージノードSNの電圧上昇が正しい読み出し動作を行う際に無視できなくなる。
ストレージノードSNに“0”(たとえば、ローレベル)データが格納されている場合、メモリアレイ内の制御線(ビット線およびワード線)が全て0[V](ローレベル)になっているため、一般に、この“0”データは安定的に保持される。
ところが、素子微細化によりジャンクションリーク耐性等が小さくなると、非選択時にオフ状態の書き込みトランジスタWTを介して書き込みビット線WBLの電位変動に起因したリーク電流が流れ込み、これがデータ保持状態にある“0”データ記憶のストレージノードSNの電圧をゼロ電圧レベルから徐々に上昇させる要因となる。
また、メモリセルが選択される場合において、読み出しワード線RWLがハイレベルに立ち上がると、図1に示す寄生容量Csを介して、ストレージノードSNがハイレベルに持ち上げられることがある。この寄生容量Csは通常小さいが、素子微細化とともに読み出しワード線RWLがストレージノードSNに対して強く容量結合(capacitance coupling)するようになることから、寄生容量Csが無視できなくなる。また、このとき上述した書き込みトランジスタWTからのリーク流入によりストレージノードSNの電圧がある程度上昇していると、さらに高いレベルまでストレージノードSNの電圧上昇が発生し、アンプトランジスタATが誤動作する可能性が高まる。
本発明が解決しようとする課題は、ゲートにストレージノードが接続された読み出しトランジスタを有するメモリセルにおいて、ストレージノードの電圧上昇に起因する誤読み出しを有効に防止することである。
本発明に係る半導体メモリデバイスは、複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、前記メモリセルの各々が、書き込みトランジスタと、前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、前記ストレージノードにゲートが接続され、当該ストレージノードの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタと、を備え、前記読み出しトランジスタの前記記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧から上げる昇圧部が接続されている。
本発明では好適に、前記昇圧部が、ダイオード、または、ダイオード接続されている絶縁ゲート電界効果トランジスタからなる。
あるいは好適に、前記昇圧部が抵抗素子からなる。
あるいは好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に接続されているトランジスタを含む。
この場合、さらに好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に並列に接続されている複数のトランジスタと、当該複数のトランジスタが有する複数のゲートに接続され、ゲート電圧の組み合わせに応じてオン可能なトランジスタ数を設定するゲート電圧発生回路と、を含む。
本発明では好適に、前記昇圧部が、ダイオード、または、ダイオード接続されている絶縁ゲート電界効果トランジスタからなる。
あるいは好適に、前記昇圧部が抵抗素子からなる。
あるいは好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に接続されているトランジスタを含む。
この場合、さらに好適に、前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に並列に接続されている複数のトランジスタと、当該複数のトランジスタが有する複数のゲートに接続され、ゲート電圧の組み合わせに応じてオン可能なトランジスタ数を設定するゲート電圧発生回路と、を含む。
本発明は、ストレージノードの昇圧量が大きい、いわゆる3トランジスタ−1キャパシタ型メモリセルに、より好適である。
すなわち、前記書き込みトランジスタは、ゲートが書き込みワード線に接続され、ソースとドレインの一方が、前記データが設定される書き込みビット線に接続され、他方が前記ストレージノードに接続され、前記読み出しトランジスタは、前記ストレージノードの保持電圧に応じてオンまたはオフする第1読み出しトランジスタと、前記第1読み出しトランジスタとともに、前記記憶データが出力される読み出しビット線と共通電圧線との間に縦続接続され、ゲートが読み出しワード線に接続されている第2読み出しトランジスタと、を含む。前記ストレージノードに一方電極が接続され、前記読み出しワード線に他方電極が接続され、データ記憶時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記読み出しワード線へのハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量素子を、前記メモリセルごとに有する。
すなわち、前記書き込みトランジスタは、ゲートが書き込みワード線に接続され、ソースとドレインの一方が、前記データが設定される書き込みビット線に接続され、他方が前記ストレージノードに接続され、前記読み出しトランジスタは、前記ストレージノードの保持電圧に応じてオンまたはオフする第1読み出しトランジスタと、前記第1読み出しトランジスタとともに、前記記憶データが出力される読み出しビット線と共通電圧線との間に縦続接続され、ゲートが読み出しワード線に接続されている第2読み出しトランジスタと、を含む。前記ストレージノードに一方電極が接続され、前記読み出しワード線に他方電極が接続され、データ記憶時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記読み出しワード線へのハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量素子を、前記メモリセルごとに有する。
以上の構成によれば、昇圧部によって(第1)読み出しトランジスタのソースとドレインのローレベル側の電圧が上がり、そのゲートから見た閾値電圧が見かけ上、上昇する。よって、ストレージノードの記憶データに対応したローレベル電圧がリークや容量結合で上昇しても当該(第1)読み出しトランジスタがオンし難くなる。
上記した「トランジスタがオンし難い」ときと同様な作用は、(第1)読み出しトランジスタの閾値電圧自体を他のトランジスタの閾値電圧と異ならせるというデバイス設計によっても得られる。
本発明に係る他の半導体メモリデバイスは、複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、前記メモリセルの各々が、書き込みトランジスタと、前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、前記ストレージノードにゲートが接続され、ソースとドレインの一方が共通電圧線に接続され、前記ストレージノードの保持電圧に応じてオンまたはオフする第1読み出しトランジスタと、前記第1読み出しトランジスタのソースとドレインの他方と読み出しビット線との間に接続され、読み出し時にオン可能に制御される第2読み出しトランジスタと、を備え、前記第1読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第2読み出しトランジスタの閾値電圧と異なる。
本発明に係る他の半導体メモリデバイスは、複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、前記メモリセルの各々が、書き込みトランジスタと、前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、前記ストレージノードにゲートが接続され、ソースとドレインの一方が共通電圧線に接続され、前記ストレージノードの保持電圧に応じてオンまたはオフする第1読み出しトランジスタと、前記第1読み出しトランジスタのソースとドレインの他方と読み出しビット線との間に接続され、読み出し時にオン可能に制御される第2読み出しトランジスタと、を備え、前記第1読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第2読み出しトランジスタの閾値電圧と異なる。
本発明によれば、ゲートにストレージノードが接続された読み出しトランジスタを有するメモリセルにおいて、ストレージノードの電圧上昇に起因する誤読み出しを有効に防止できるという利益が得られる。
以下、本発明の実施形態を、図面を参照して説明する。ここでは、より効果が得られやすい3トランジスタ−1キャパシタ型で説明するが、本発明は前述した3トランジスタ型にも適用できる。メモリセル内のトランジスタを全てNチャネル型とするが、Pチャネル型の場合は、下記の説明で制御電圧を逆極性にして用いる。
《第1実施形態》
図7に、本実施形態のメモリセルの等価回路を示す。また、図8に、メモリセルアレイの基本構成を4×4セルで示す。
図7に示すメモリセル1Aは、1つの書き込みトランジスタWTと、2つの読み出しトランジスタ、すなわち「第1読み出しトランジスタ」としてのアンプトランジスタATおよび「第2読み出しトランジスタ」としてのセレクトトランジスタSTと、可変容量素子Cと、「昇圧部」としてダイオード接続されているトランジスタ(以下、ダイオード接続トランジスタDTという)とを有する。このメモリセル1Aは、図1に示す3トランジスタ型のメモリセル100に、可変容量素子Cとダイオード接続トランジスタDTを追加したものである。なお、このダイオード接続トランジスタDTに変えてPN接合ダイオードを用いてもよい。
図7に、本実施形態のメモリセルの等価回路を示す。また、図8に、メモリセルアレイの基本構成を4×4セルで示す。
図7に示すメモリセル1Aは、1つの書き込みトランジスタWTと、2つの読み出しトランジスタ、すなわち「第1読み出しトランジスタ」としてのアンプトランジスタATおよび「第2読み出しトランジスタ」としてのセレクトトランジスタSTと、可変容量素子Cと、「昇圧部」としてダイオード接続されているトランジスタ(以下、ダイオード接続トランジスタDTという)とを有する。このメモリセル1Aは、図1に示す3トランジスタ型のメモリセル100に、可変容量素子Cとダイオード接続トランジスタDTを追加したものである。なお、このダイオード接続トランジスタDTに変えてPN接合ダイオードを用いてもよい。
書き込みトランジスタWTのソースとドレインの一方が書き込みビット線WBLに接続され、他方がストレージノードSNに接続され、ゲートが書き込みワード線WWLに接続されている。セレクトトランジスタSTのソースとドレインの一方が読み出しビット線RBLに接続され、他方がアンプトランジスタATに接続され、ゲートが読み出しワード線RWLに接続されている。アンプトランジスタATのソースとドレインの一方がダイオード接続トランジスタDTを介して接地電圧(コモンソース線CSL)に接続され、他方がセレクトトランジスタSTに接続され、ゲートがストレージノードSNに接続されている。
可変容量素子Cは、図示例のものに限定されないが、ここでは絶縁ゲート電界効果トランジスタ(FET)の一種であるN型チャネルのMOSトランジスタから構成されている。
このMOSトランジスタのゲートがストレージノードSNに接続され、2つのソース・ドレイン領域の一方が、読み出し時(データ出力時)にハイレベル電圧が印加される制御線、たとえば読み出しワード線RWLに接続されている。なお、この制御線としては、読み出し昇圧線として読み出しワード線RWLと別に設けてもよい。ただし、この制御線を読み出しワード線RWLと兼用すると配線面積の縮小、ひいてはセル面積縮小が図りやすいことから、望ましい。
可変容量キャパシタCを構成するMOSトランジスタの他方のソース・ドレイン領域は、ここではオープンとなっている。
このMOSトランジスタのゲートがストレージノードSNに接続され、2つのソース・ドレイン領域の一方が、読み出し時(データ出力時)にハイレベル電圧が印加される制御線、たとえば読み出しワード線RWLに接続されている。なお、この制御線としては、読み出し昇圧線として読み出しワード線RWLと別に設けてもよい。ただし、この制御線を読み出しワード線RWLと兼用すると配線面積の縮小、ひいてはセル面積縮小が図りやすいことから、望ましい。
可変容量キャパシタCを構成するMOSトランジスタの他方のソース・ドレイン領域は、ここではオープンとなっている。
ダイオード接続トランジスタDTは、そのドレインとゲートが共通接続されて、アンプトランジスタATのソースに接続されている。ダイオード接続トランジスタDTのソースが共通電圧、たとえば接地電圧で電位的に固定されている。
このようなメモリセル1Aが、図8に示すようにマトリックス状に配置され、メモリセルアレイが形成されている。
書き込みビット線WBL1〜WBL4および読み出しビット線RBL1〜RBL4は、列(カラム)方向に並ぶ複数のメモリセル1Aで共有され、書き込みワード線WWL1〜WWL4および読み出しワード線RWL1〜RWL4は、行(ロウ)方向に並ぶ複数のメモリセル1Aで共有されている。なお、ダイオード接続トランジスタDTのソースを、不図示のコモンソース線CSLに接続し、コモンソース線CSLを複数のメモリセル1Aで共用するとよい。
書き込みビット線WBL1〜WBL4および読み出しビット線RBL1〜RBL4は、列(カラム)方向に並ぶ複数のメモリセル1Aで共有され、書き込みワード線WWL1〜WWL4および読み出しワード線RWL1〜RWL4は、行(ロウ)方向に並ぶ複数のメモリセル1Aで共有されている。なお、ダイオード接続トランジスタDTのソースを、不図示のコモンソース線CSLに接続し、コモンソース線CSLを複数のメモリセル1Aで共用するとよい。
ダイオード接続トランジスタDTは、データの読み出し時に、アンプトランジスタATのゲート(ストレージノードSN)から見たアンプトランジスタATの閾値電圧(ゲート閾値電圧)を見かけ上、上げるために設けられている。つまり、アンプトランジスタATに読み出し電流が流れると、そのソース電位がダイオードの順方向電圧Vf程度上昇し、その上昇量に比例した分、アンプトランジスタATのゲート閾値電圧、すなわちソース電位を基準としたトランジスタをオンさせるゲート電圧が上昇する。これにより、ストレージノードSNが“0”データ保持の場合に、多少ストレージノードSNの電圧が可変容量素子Cの作用等で上昇しても、アンプトランジスタATがオンし難くなる。なお、この作用については後述する読み出しにおいて、さらに詳しく述べる。
つぎに、図9(A)に示すメモリセルアレイにおいて、2行目のセル群を選択して、そのメモリセルの1つ置きに、“1”データまたは“0”データを書き込む動作を説明する。
図9(B)〜図9(F)は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線(本例ではWWL2)を選択し、それに直交して配置された書き込みビット線WBL1〜WBL2を選択する。
任意の一の書き込みワード線(本例ではWWL2)を選択し、それに直交して配置された書き込みビット線WBL1〜WBL2を選択する。
書き込み対象のメモリセルに“1”データを格納する場合は、図9(C)に示すように、該当するメモリセルが接続された書き込みビット線WBL1およびWBL3に電源電圧Vddを印加する。また、書き込み対象メモリセルに“0”データを格納する場合は、図9(D)に示すように、当該メモリセルに接続された書き込みビット線WBL2およびWBL4を0[V]で維持する。
図9(B)に示すように、これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線WWL2の電圧を立ち上げる。ここで、図7に示すメモリセル1Aは、その書き込みトランジスタWTにNMOSトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“1”データ書き込みの際に、ストレージノードSNに電源電圧Vddを設定するためには、図9(B)に示すように、選択された書き込みワード線WWLに電源電圧Vddを、閾値電圧Vthだけ昇圧(ブースト)した電圧を印加する必要がある。なお、“1”データに対応する電圧として、ストレージノードSNに電源電圧Vdd以下の電圧を書き込む場合は、選択された書き込みワード線WWL2に電源電圧Vddを印加してもよい。
図9(E)および図9(F)に示す非選択の書き込みワード線WWL1,WWL3,WWL4および読み出しワード線RWL1〜RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
図9(B)に示すように、これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線WWL2の電圧を立ち上げる。ここで、図7に示すメモリセル1Aは、その書き込みトランジスタWTにNMOSトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“1”データ書き込みの際に、ストレージノードSNに電源電圧Vddを設定するためには、図9(B)に示すように、選択された書き込みワード線WWLに電源電圧Vddを、閾値電圧Vthだけ昇圧(ブースト)した電圧を印加する必要がある。なお、“1”データに対応する電圧として、ストレージノードSNに電源電圧Vdd以下の電圧を書き込む場合は、選択された書き込みワード線WWL2に電源電圧Vddを印加してもよい。
図9(E)および図9(F)に示す非選択の書き込みワード線WWL1,WWL3,WWL4および読み出しワード線RWL1〜RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“0”または“1”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線WWL1,WWL3,WWL4に接続されたメモリセル(非選択セル)の書き込みトランジスタWTは、そのドレインに電源電圧Vdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタWTは、そのゲートが閉じていることから、格納されたデータが変化しない。
一方、非選択の書き込みワード線WWL1,WWL3,WWL4に接続されたメモリセル(非選択セル)の書き込みトランジスタWTは、そのドレインに電源電圧Vdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタWTは、そのゲートが閉じていることから、格納されたデータが変化しない。
メモリセル1Aのデータ保持時に、メモリセルアレイ内の制御線(ビット線およびワード線)全てを0[V]にする。このとき、書き込みトランジスタWTがオフし、全てのメモリセル1AのストレージノードSNが電気的にフローティングになることから、格納したデータが保持される。
とくに、ストレージノードSNに“0”(たとえば、ローレベル)データが格納されている場合、メモリアレイ内の制御線(ビット線およびワード線)が全て0[V](ローレベル)になっていることから、リーク電流の流出量は小さい。ただし、リーク電流が流入し、あるいは、周囲の制御線との容量結合によりストレージノードSNの電圧が多少上昇する。
これに対し、ストレージノードSNに“1”(たとえば、ハイレベル)データが格納されている場合、メモリアレイ内の制御線(ビット線およびワード線)が全て0[V](ローレベル)になっていると、ストレージノードSNに溜められた電荷がリークにより各制御線に抜ける。そのため“1”データに対応する、ストレージノードSNのハイレベル電圧は、読み出し不能となるまでは減衰が許容される。
とくに、ストレージノードSNに“0”(たとえば、ローレベル)データが格納されている場合、メモリアレイ内の制御線(ビット線およびワード線)が全て0[V](ローレベル)になっていることから、リーク電流の流出量は小さい。ただし、リーク電流が流入し、あるいは、周囲の制御線との容量結合によりストレージノードSNの電圧が多少上昇する。
これに対し、ストレージノードSNに“1”(たとえば、ハイレベル)データが格納されている場合、メモリアレイ内の制御線(ビット線およびワード線)が全て0[V](ローレベル)になっていると、ストレージノードSNに溜められた電荷がリークにより各制御線に抜ける。そのため“1”データに対応する、ストレージノードSNのハイレベル電圧は、読み出し不能となるまでは減衰が許容される。
図10は、図9に示す方法によって書き込まれたデータを読み出す動作を示す図である。図10(A)は、メモリセルアレイの等価回路図であり、図10(B1)〜図10(F)は、ワード線およびビット線等の各種制御線、ならびにストレージノードSNについて、その電圧変化を示すタイミングチャートである。
ここで図10(B2)に、“1”書き込みのストレージノードSNの電圧Vsn(ハイレベル電圧)を示し、図10(C2)に、“0”書き込みのストレージノードSNの電圧Vsn(ローレベル電圧)を示す。このうちハイレベル電圧は、図10(B2)に示すように、書き込み直後の電圧値(電源電圧Vdd)からリークによって徐々に低下する。
ここで図10(B2)に、“1”書き込みのストレージノードSNの電圧Vsn(ハイレベル電圧)を示し、図10(C2)に、“0”書き込みのストレージノードSNの電圧Vsn(ローレベル電圧)を示す。このうちハイレベル電圧は、図10(B2)に示すように、書き込み直後の電圧値(電源電圧Vdd)からリークによって徐々に低下する。
読み出しワード線RWL2を選択し、それに直交して配置された読み出しビット線RBL1〜RBL4を選択する。この選択時に、以下の電圧設定を行う。
図10(C1)および図10(D)に示すように、時間T1にて、選択した全ての読み出しビット線RBL1〜RBL4を電源電圧Vddにプリチャージし、ハイインピーダンス(電気的フローティング状態)で保持する。
つぎに、図10(B1)に示すように、時間T2にて、選択した読み出しワード線RWL2に電源電圧Vddを印加する。
図10(E)および図10(F)に示す非選択の書き込みワード線WWL1〜WWL4、非選択の読み出しワード線RWL1,RWL3,RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
つぎに、図10(B1)に示すように、時間T2にて、選択した読み出しワード線RWL2に電源電圧Vddを印加する。
図10(E)および図10(F)に示す非選択の書き込みワード線WWL1〜WWL4、非選択の読み出しワード線RWL1,RWL3,RWL4、ならびに、コモンソース線CSLは0[V]で維持する。
選択した読み出しワード線RWL2に電源電圧Vddを印加すると、可変容量素子Cをカップリング容量としてストレージノードSNの昇圧が行われる。
図11(A)および図11(B)に可変容量素子Cの略断面図を示す。
Pウェル7の表面部に素子分離絶縁層5が形成され、これによりアクティブ領域2Cが規定される。アクティブ領域2Cの上方には、不図示のゲート絶縁膜を介してアンプトランジスタATのゲート配線3Cが形成されている。ゲート配線3Cを自己整合マスクとするN型不純物のイオン注入により、アクティブ領域2Cの表面部に、可変容量素子CとなるMOSトランジスタのソース・ドレイン領域6が形成されている。ソース・ドレイン領域6は読み出しワード線RWLに接続されている。
Pウェル7の表面部に素子分離絶縁層5が形成され、これによりアクティブ領域2Cが規定される。アクティブ領域2Cの上方には、不図示のゲート絶縁膜を介してアンプトランジスタATのゲート配線3Cが形成されている。ゲート配線3Cを自己整合マスクとするN型不純物のイオン注入により、アクティブ領域2Cの表面部に、可変容量素子CとなるMOSトランジスタのソース・ドレイン領域6が形成されている。ソース・ドレイン領域6は読み出しワード線RWLに接続されている。
ソース・ドレイン領域6は、そのN型不純物がゲート配線3Cのエッジ部下方に熱拡散し、この部分とゲート配線3Cとがゲート絶縁膜を介して容量結合する。この容量成分を「オーバーラップ容量Cov.」という。また、ゲート配線3Cは周囲の導電層、とくにソース・ドレイン領域6の本体と容量結合する。この容量成分を「フリンジング容量Cfr.」という。
この2つの容量成分、すなわちオーバーラップ容量Cov.とフリンジング容量Cfr.は、ストレージノードSN(ゲート配線3C)に保持された電圧の大小に無関係に常に生じる。
この2つの容量成分、すなわちオーバーラップ容量Cov.とフリンジング容量Cfr.は、ストレージノードSN(ゲート配線3C)に保持された電圧の大小に無関係に常に生じる。
一方、当該MOSトランジスタは、そのソース(ソース・ドレイン領域6)を基準として、ゲート電圧が閾値電圧を越えると、図11(B)に示すようにチャネルCHが形成され、チャネルCHとゲート電極、すなわちゲート配線3Cとが強く容量結合する。この容量成分を「チャネル容量Cch.」という。
以上より、当該MOSトランジスタは、その自身が持つ容量値がゲート電圧、すなわちストレージノードSNの電圧に応じて変化する可変容量素子Cとして機能する。具体的には、ストレージノードSNの電圧がローレベル“L(=0[V])”である“0”データ記憶のときは、MOSトランジスタの容量値は、オーバーラップ容量Cov.とフリンジング容量Cfr.との和(Cov.+Cfr.)となり、ストレージノードSNの電圧がハイレベル“H(たとえば電源電圧Vdd)”のときは、(Cov.+Cfr.)にチャネル容量Cch.が付加される。
以上より、当該MOSトランジスタは、その自身が持つ容量値がゲート電圧、すなわちストレージノードSNの電圧に応じて変化する可変容量素子Cとして機能する。具体的には、ストレージノードSNの電圧がローレベル“L(=0[V])”である“0”データ記憶のときは、MOSトランジスタの容量値は、オーバーラップ容量Cov.とフリンジング容量Cfr.との和(Cov.+Cfr.)となり、ストレージノードSNの電圧がハイレベル“H(たとえば電源電圧Vdd)”のときは、(Cov.+Cfr.)にチャネル容量Cch.が付加される。
このチャネル容量Cch.の形成されるストレージノード電圧の臨界点は閾値電圧で調整でき、最適化されている。
望ましくは、この閾値電圧を0[V]から若干高い程度に設定しておくと、ストレージノードSNの電圧がハイレベル“H”(データからリークにより減少しても、比較的長い時間チャネル容量Cch.が形成された状態)を維持できる。
望ましくは、この閾値電圧を0[V]から若干高い程度に設定しておくと、ストレージノードSNの電圧がハイレベル“H”(データからリークにより減少しても、比較的長い時間チャネル容量Cch.が形成された状態)を維持できる。
ここで図10の説明に戻る。
図10(B1)の時間T2にて、選択された読み出しワード線RWL2に電源電圧Vddが印加されると、図10(B2)に示すように、ストレージノードSNに“1”データが格納されているメモリセルでは、もともとハイレベルのストレージノード電圧Vsnがさらに高い電圧まで昇圧される。これに対し、図10(C2)に示すように、“0”データが格納されているメモリセルでは、余り昇圧されない。この結果、データ“1”と“0”に応じた保持電圧差が増幅される。
これは、“1”書き込みでは可変容量素子Cの容量値が大きく、昇圧能力が高いのに対し、“0”書き込みでは可変容量素子Cの容量値が小さく、昇圧能力が低いからである。
図10(B1)の時間T2にて、選択された読み出しワード線RWL2に電源電圧Vddが印加されると、図10(B2)に示すように、ストレージノードSNに“1”データが格納されているメモリセルでは、もともとハイレベルのストレージノード電圧Vsnがさらに高い電圧まで昇圧される。これに対し、図10(C2)に示すように、“0”データが格納されているメモリセルでは、余り昇圧されない。この結果、データ“1”と“0”に応じた保持電圧差が増幅される。
これは、“1”書き込みでは可変容量素子Cの容量値が大きく、昇圧能力が高いのに対し、“0”書き込みでは可変容量素子Cの容量値が小さく、昇圧能力が低いからである。
このような動作は、図10(B2)に時間T2にて、ハイレベルのストレージノード電圧Vsnが、可変容量素子CとしてのMOSトランジスタの閾値電圧以上であれば可能である。
したがって、閾値電圧の設定にも依存するが、可変容量素子Cを有しないメモリセルでは読み出し不可能なまでハイレベルが低下したストレージノード電圧Vsnであっても昇圧によって、読み出し可能なレベルまで回復することができる。
したがって、閾値電圧の設定にも依存するが、可変容量素子Cを有しないメモリセルでは読み出し不可能なまでハイレベルが低下したストレージノード電圧Vsnであっても昇圧によって、読み出し可能なレベルまで回復することができる。
ストレージノードSNに“1”データが格納されているメモリセルでは、アンプトランジスタATがオン可能な状態になる。このため、図10(C1)に示す時間T2にて当該メモリセルのセレクトトランジスタSTがオンすると、図10(A)に示すように、選択された読み出しビット線RBL1,RBL3から読み出し電流Irが流れ出す。読み出し電流Irは、対象メモリセルのセレクトトランジスタSTとアンプトランジスタAT、さらにはダイオード接続トランジスタDTを介して、コモンソース線CSLに流れる。その結果、図10(C1)に示すように、選択された読み出しビット線RBL1,RBL3の電圧が時間T2を境にプリチャージレベル(Vddレベル)から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。
一方、読み出し対象メモリセルのストレージノードSNに“0”データが格納されている場合、アンプトランジスタATがオン可能な状態にならないことから、読み出し電流Irが流れず、図10(D)に示すように、選択された読み出しビット線RBL2R,BL4はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図10(E)に示すように、その読み出しワード線RWL1,RWL3,RWL4が0[V]のままで、セレクトトランジスタSTのゲートが閉じていることから、読み出し電流Irが流れない。
なお、非選択のメモリセルは、図10(E)に示すように、その読み出しワード線RWL1,RWL3,RWL4が0[V]のままで、セレクトトランジスタSTのゲートが閉じていることから、読み出し電流Irが流れない。
図10(C1)および図10(D)の時間T3にて、読み出しビット線RBL1〜RBL4の各々に接続されている不図示のセンスアンプを起動し、その電圧変化を増幅して、読み出し信号として外部に出力する。
このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“0”または“1”のデータに応じた読み出し信号を得ることができる。
可変容量素子Cを設けると、とくに“1”データ書き込みセルのストレージノードSNの電圧Vsn(ハイレベル電圧)が、上述した読み出し動作時に上昇し、アンプトランジスタATがオン可能な電圧範囲が高い側に大きく拡大される利点がある。
ただし、“0”データ書き込みセルも図10(C2)に示すように、読み出し時の昇圧によって程度は低いが上昇する。その昇圧開始時(時間T2)より前に、“0”データ書き込みセルのストレージノードSNの電圧Vsn(ローレベル電圧)がリーク電流の流入等によりゼロ電圧より高くなっている場合がある。その場合、昇圧によってさらに高いレベルまでストレージノードSNの電圧Vsn(ローレベル電圧)が達することになる。
このため“0”データ書き込みセルにおいて、アンプトランジスタATが誤ってオンするか、弱いオン状態となり、これが誤動作の原因となる。
ただし、“0”データ書き込みセルも図10(C2)に示すように、読み出し時の昇圧によって程度は低いが上昇する。その昇圧開始時(時間T2)より前に、“0”データ書き込みセルのストレージノードSNの電圧Vsn(ローレベル電圧)がリーク電流の流入等によりゼロ電圧より高くなっている場合がある。その場合、昇圧によってさらに高いレベルまでストレージノードSNの電圧Vsn(ローレベル電圧)が達することになる。
このため“0”データ書き込みセルにおいて、アンプトランジスタATが誤ってオンするか、弱いオン状態となり、これが誤動作の原因となる。
しかし、本実施形態ではセルごとにダイオード接続トランジスタDTを設け、アンプトランジスタATのゲート閾値電圧を見かけ上大きくする。よって、アンプトランジスタATのソース電位が上がるため、アンプトランジスタATがオンし難くなり、結果として、上記誤動作を回避する。
つぎに、ストレージノードSNのデータ保持特性を説明する。ここでは、可変容量素子Cによる容量カップリングがある場合(図7)とない場合(図1)で、上記データ保持特性を比較する。これにより、ダイオード接続トランジスタDTを設けることによる上記誤動作回避のためのデータ保持特性の向上を説明する。
図12(A)は、容量カップリングがない場合(図1のセル)のストレージノード電圧のデータ保持特性のグラフである。グラフの横軸がデータ保持時間Tds、縦軸がストレージノード電圧Vsnを表す。この場合、容量カップリングがないのでストレージノード電圧Vsn(“H”レベル)の初期値が1.0[V]、ストレージノード電圧Vsn(“L”レベル)の初期値が0[V]となっている。グラフから、ある時間から急激に“H”レベルが低下し、一方、“L”レベルは時間の経過とともに徐々に上がっていることが分かる。
図12(B)は、容量カップリングがある場合(より詳細には、図7のセルでダイオード接続トランジスタDTがない場合)のストレージノード電圧のデータ保持特性のグラフである。
この場合、容量カップリングがあるため、“H”データ、“L”データとも初期電圧が上昇している。その上昇量は、“H”データ側で大きいが、“L”データ側でも0.23[V]だけ初期電圧が上昇している。
この場合、容量カップリングがあるため、“H”データ、“L”データとも初期電圧が上昇している。その上昇量は、“H”データ側で大きいが、“L”データ側でも0.23[V]だけ初期電圧が上昇している。
図13(A)と図13(B)に、図12(A)と図12(B)の測定点(データ保持時間)のステップごとに、読み出しを行った場合の、読み出しビット線電圧Vrblを示す。図13(A)は容量カップリングがない図1のセルの読み出し時、図13(B)は容量カップリングがある図7のセルの読み出し時である。
アンプトランジスタATがオンすると、電源電圧Vdd(=1.8[V])でフローティング状態にあった読み出しワード線RWLの電圧が接地電圧にほぼ等しくなるため、読み出しビット線電圧Vrblがゼロとなる。一方、アンプトランジスタATがオフのままであると、読み出しビット線電圧Vrblが初期の電源電圧Vdd(=1.8[V])を維持する。
よって、“H”=0[V]、“L”=1.8[V]が正常な状態であり、図13(A)の容量カップリングがない場合はデータ保持時間を長くしていっても正常状態が長く続く。
これに対し、図13(B)の容量カップリングがある場合は、“L”データ側の読み出しビット線電圧Vrblがすぐに低下し始めるため正常状態は長く続かない。これは、アンプトランジスタATがすぐにオンしてしまうことを意味する。つまり、とくに図12(B)に示す、“L”データ保持のストレージノード電圧Vsnの、容量カップリングによるベースアップによって、アンプトランジスタATがすぐにオンして誤動作しやすいことを示すものである。
よって、“H”=0[V]、“L”=1.8[V]が正常な状態であり、図13(A)の容量カップリングがない場合はデータ保持時間を長くしていっても正常状態が長く続く。
これに対し、図13(B)の容量カップリングがある場合は、“L”データ側の読み出しビット線電圧Vrblがすぐに低下し始めるため正常状態は長く続かない。これは、アンプトランジスタATがすぐにオンしてしまうことを意味する。つまり、とくに図12(B)に示す、“L”データ保持のストレージノード電圧Vsnの、容量カップリングによるベースアップによって、アンプトランジスタATがすぐにオンして誤動作しやすいことを示すものである。
図14に、図7のメモリセル、すなわち容量カップリングがあるがダイオード接続トランジスタDTが追加されている本実施形態の同グラフを示す。
この場合、図13(A)の容量カップリングがない場合と同様に、読み出しビット線RBLの電圧差が1.8[V]を維持する正常動作が長く続くデータ保持特性が得られている。
これは“0”データ保持のメモリセルにおいて、容量カップリングによるストレージノード電圧Vsnのベースアップ電圧が、ダイオード接続トランジスタDTによるアンプトランジスタATのゲート閾値電圧の上昇によって相殺できたことを示すものである。
この場合、図13(A)の容量カップリングがない場合と同様に、読み出しビット線RBLの電圧差が1.8[V]を維持する正常動作が長く続くデータ保持特性が得られている。
これは“0”データ保持のメモリセルにおいて、容量カップリングによるストレージノード電圧Vsnのベースアップ電圧が、ダイオード接続トランジスタDTによるアンプトランジスタATのゲート閾値電圧の上昇によって相殺できたことを示すものである。
以上より、ダイオード接続トランジスタDTを設けた結果、誤動作回避を行えることがわかる。
なお、容量カップリングがない場合でも、ダイオード接続トランジスタDTの効果が得られる場合が存在する。つまり、アンプトランジスタATのゲート閾値電圧に対し、“1”データのストレージノード電圧VsnでアンプトランジスタATのオンを確保するためのハイ側の誤動作マージンが、“0”データのストレージノード電圧VsnでアンプトランジスタATのオフを維持するためのロー側の誤動作マージンより大きい場合は、ダイオード接続トランジスタDTを設けることによりアンプトランジスタATの見かけ上の閾値電圧を上げることで、上記2つの誤動作マージンの大きさを揃えることが可能である。
なお、容量カップリングがない場合でも、ダイオード接続トランジスタDTの効果が得られる場合が存在する。つまり、アンプトランジスタATのゲート閾値電圧に対し、“1”データのストレージノード電圧VsnでアンプトランジスタATのオンを確保するためのハイ側の誤動作マージンが、“0”データのストレージノード電圧VsnでアンプトランジスタATのオフを維持するためのロー側の誤動作マージンより大きい場合は、ダイオード接続トランジスタDTを設けることによりアンプトランジスタATの見かけ上の閾値電圧を上げることで、上記2つの誤動作マージンの大きさを揃えることが可能である。
また、本実施形態では、メモリセルごとに昇圧部としてのダイオード接続トランジスタDTを有することから、例えば1バイトや1ワード線といった単位でデータの読み出しを行う場合に、閾値変動が生じない。
《第2実施形態》
ダイオード接続トランジスタをセルごとに設けるとビット当たりの実効的なセル面積が大きくなる。
より実行的なセル面積を小さくするには、複数のメモリセルでダイオード接続トランジスタDTを共用するとよい。本実施形態は、ダイオード接続トランジスタDTのセル間共用に関する。
ダイオード接続トランジスタをセルごとに設けるとビット当たりの実効的なセル面積が大きくなる。
より実行的なセル面積を小さくするには、複数のメモリセルでダイオード接続トランジスタDTを共用するとよい。本実施形態は、ダイオード接続トランジスタDTのセル間共用に関する。
図15に、本実施形態のダイオード接続トランジスタDTの構成を複数のメモリセルとともに示す。
本実施形態は、複数のダイオード接続トランジスタDTが並列に接続されている。これは「SLドライバ」と称され、複数のメモリセル1Aで共通に接続されている。
本実施形態は、複数のダイオード接続トランジスタDTが並列に接続されている。これは「SLドライバ」と称され、複数のメモリセル1Aで共通に接続されている。
SLドライバ20は、図16(A)に示すデバイス10のメモリセルアレイ1周囲に配置されている周辺回路領域2に設けられている。そして、複数のメモリセルを接続する形態としては、図16(B)に示すように、列(カラム)方向にコモンソース線CSLを配線し、コモンソース線CSLにカラム方向の複数のメモリセルが共通接続している。
これとは異なる接続形態、たとえば行(ロウ)方向の接続でもよいが、この図16(B)では以下の利点がある。
これとは異なる接続形態、たとえば行(ロウ)方向の接続でもよいが、この図16(B)では以下の利点がある。
データ読み出しは、通常、1本の読み出しワード線RWLに接続された複数のメモリセル、あるいは、そのワード線単位の複数ビット、たとえば8ビット(1バイト)または数バイトを単位として行われる。
本実施形態では、図15に示す複数のダイオード接続トランジスタDTが並列接続されている昇圧ユニット20uをコモンソース線CSLごとに設け、その昇圧ユニット20uに接続される複数のメモリセルが、図16(B)に示すようにメモリセルアレイのカラム方向に配列されている。このようにすると、上記読み出し単位が行単位または1〜数バイトで行われる前提では、1つの昇圧ユニット20uに接続される複数のメモリセル内で、実際に読み出し動作が行われるのは最大1つである。
本実施形態では、図15に示す複数のダイオード接続トランジスタDTが並列接続されている昇圧ユニット20uをコモンソース線CSLごとに設け、その昇圧ユニット20uに接続される複数のメモリセルが、図16(B)に示すようにメモリセルアレイのカラム方向に配列されている。このようにすると、上記読み出し単位が行単位または1〜数バイトで行われる前提では、1つの昇圧ユニット20uに接続される複数のメモリセル内で、実際に読み出し動作が行われるのは最大1つである。
この接続形態の利点をつぎに述べる。
ダイオード接続トランジスタDTを複数のメモリセルで共用すると、その接続形態によっては、閾値変動が生じやすい。つまり、ダイオードやダイオード接続トランジスタDTのオン電圧は通常一定と見なされるが、読み出し単位が大きく共通に設けられたダイオードやダイオード接続トランジスタDTに大きな電流が流れると、僅かであるがソース電位の昇圧量が大きくなる。これに対し、流れる電流量が小さい場合はソース昇圧量が順方向電圧Vfに近くほぼ一定である。電流量が大きいか小さいかは読み出す単位のデータビットの組み合わせに依存する。このため、大きな電流が流れる可能性があるメモリセルの共通接続である場合、そのようなソース電位の上昇量の変動を見越した動作マージン設計が必要となる。
一方、ダイオード接続トランジスタDTに流れる電流が1メモリセル分に限定できれば、ソース電位変動を最小限に抑えられる。
図15および図16(B)に示す接続形態は、同時に選択されるメモリセルは同一行内に限定されるため、1つの昇圧ユニット20uに接続される複数のメモリセルのうち、実際に読み出しが行われるのは1つのみとなる。よって、ソース電位昇圧量の変動がほとんどなく、アンプトランジスタATのゲート閾値電圧の上昇量を正確に制御できるという利点がある。
この意味で、昇圧ユニット20u内のダイオード接続トランジスタDTは1つでもよいが、図15では複数にして電流ドライブ能力を高めている。
ダイオード接続トランジスタDTを複数のメモリセルで共用すると、その接続形態によっては、閾値変動が生じやすい。つまり、ダイオードやダイオード接続トランジスタDTのオン電圧は通常一定と見なされるが、読み出し単位が大きく共通に設けられたダイオードやダイオード接続トランジスタDTに大きな電流が流れると、僅かであるがソース電位の昇圧量が大きくなる。これに対し、流れる電流量が小さい場合はソース昇圧量が順方向電圧Vfに近くほぼ一定である。電流量が大きいか小さいかは読み出す単位のデータビットの組み合わせに依存する。このため、大きな電流が流れる可能性があるメモリセルの共通接続である場合、そのようなソース電位の上昇量の変動を見越した動作マージン設計が必要となる。
一方、ダイオード接続トランジスタDTに流れる電流が1メモリセル分に限定できれば、ソース電位変動を最小限に抑えられる。
図15および図16(B)に示す接続形態は、同時に選択されるメモリセルは同一行内に限定されるため、1つの昇圧ユニット20uに接続される複数のメモリセルのうち、実際に読み出しが行われるのは1つのみとなる。よって、ソース電位昇圧量の変動がほとんどなく、アンプトランジスタATのゲート閾値電圧の上昇量を正確に制御できるという利点がある。
この意味で、昇圧ユニット20u内のダイオード接続トランジスタDTは1つでもよいが、図15では複数にして電流ドライブ能力を高めている。
《第3実施形態》
上記第1および第2実施形態では、アンプトランジスタATのソース昇圧量がダイオードの順方向電圧Vfにほぼ固定されるため、ソース昇圧量を、それより小さくしたり大きくしたりする調整が難しい。勿論、ダイオードやダイオード接続トランジスタDTを複数段、直列接続させることにより、ソース昇圧量を大きくすることはできるが、これでも自由度に限界があり、とくにソース昇圧量を小さくしたい要請に対応できない。
上記第1および第2実施形態では、アンプトランジスタATのソース昇圧量がダイオードの順方向電圧Vfにほぼ固定されるため、ソース昇圧量を、それより小さくしたり大きくしたりする調整が難しい。勿論、ダイオードやダイオード接続トランジスタDTを複数段、直列接続させることにより、ソース昇圧量を大きくすることはできるが、これでも自由度に限界があり、とくにソース昇圧量を小さくしたい要請に対応できない。
本実施形態は、たとえば上記不都合を解消することができるように、昇圧部に抵抗を用いる。
図17は、昇圧部に抵抗を用いているメモリセル1Bの等価回路図である。なお、本実施形態では可変容量素子Cを設けてもよいが、ここでは意図的に省略している。これは、前述したように可変容量素子Cを設けない場合、アンプトランジスタATの見かけ上のゲート閾値電圧の上昇量は僅かでよい場合が多いからである。
図示のように、アンプトランジスタATのソースと接地電圧との間に抵抗Rを設けると、そのソース電位昇圧量をダイオードの順方向電圧より小さくできる利点がある。
図17は、昇圧部に抵抗を用いているメモリセル1Bの等価回路図である。なお、本実施形態では可変容量素子Cを設けてもよいが、ここでは意図的に省略している。これは、前述したように可変容量素子Cを設けない場合、アンプトランジスタATの見かけ上のゲート閾値電圧の上昇量は僅かでよい場合が多いからである。
図示のように、アンプトランジスタATのソースと接地電圧との間に抵抗Rを設けると、そのソース電位昇圧量をダイオードの順方向電圧より小さくできる利点がある。
なお、昇圧部が抵抗Rの場合でも、第1実施形態に対する第2実施形態のように、昇圧素子を複数のメモリセルで共用してもよい。その場合、昇圧素子(抵抗R)を図15と同様に昇圧ユニット20uとしてSLドライバ20に含ませ、SLドライバ20を図16のように複数のメモリセルに対して接続させることが望ましい。
《第4実施形態》
アンプトランジスタATの閾値電圧は製造プロセスでばらつき、出来たアンプトランジスタATの閾値電圧に応じてソース昇圧量を微調整したい要請がある。
本実施形態は、その要請に応えるものである。
アンプトランジスタATの閾値電圧は製造プロセスでばらつき、出来たアンプトランジスタATの閾値電圧に応じてソース昇圧量を微調整したい要請がある。
本実施形態は、その要請に応えるものである。
図18は、本実施形態の昇圧素子の構成を複数のメモリセルとともに示す。
本実施形態では、昇圧素子としてMOSトランジスタMを複数、並列接続させて昇圧ユニット20uを構成する。
複数のMOSトランジスタMのゲートに、オンさせるトランジスタ数を制御するゲート電圧Vgの発生回路(VG.GEN、以下、VG発生回路という)20gが接続されている。このVG発生回路20gは、ウェハプロセス完了後に調整が可能なものとしては、フューズ素子を用いた調整回路が例示できる。また、VG発生回路20gは外部信号により制御される回路であってもよい。図において、VG発生回路20gに設けられている制御端子Tcは、フューズ調整時のテスト端子、あるいは、外部信号の入力端子である。
本実施形態では、昇圧素子としてMOSトランジスタMを複数、並列接続させて昇圧ユニット20uを構成する。
複数のMOSトランジスタMのゲートに、オンさせるトランジスタ数を制御するゲート電圧Vgの発生回路(VG.GEN、以下、VG発生回路という)20gが接続されている。このVG発生回路20gは、ウェハプロセス完了後に調整が可能なものとしては、フューズ素子を用いた調整回路が例示できる。また、VG発生回路20gは外部信号により制御される回路であってもよい。図において、VG発生回路20gに設けられている制御端子Tcは、フューズ調整時のテスト端子、あるいは、外部信号の入力端子である。
本実施形態によれば、ウェハプロセス等に起因したばらつきを吸収または相殺して、より精度が高いソース昇圧量の調整が可能となる。
《第5実施形態》
上述した第1〜第4実施形態と同様な効果は、アンプトランジスタATの閾値電圧を製造プロセスで調整することによっても達成可能である。
上述した第1〜第4実施形態と同様な効果は、アンプトランジスタATの閾値電圧を製造プロセスで調整することによっても達成可能である。
図19に、本実施形態のメモリセル1Cを示す。
図19において、アンプトランジスタATのチャネル部に破線で示すラインは、当該アンプトランジスタATのみ特別に追加のイオン注入によって閾値電圧の調整が行われていることを示す。このためには、ウェハプロセスにおいて他のトランジスタ部分をイオン注入から保護するためのマスクの追加と、レジストその他の材料からなる保護層の形成とイオン注入工程等が追加されるため、これがコスト増の要因となる。ただし、メモリセルまたは周辺回路の専有面積の増大を伴うことがないため、その意味では、チップ製造コストを低くできる。
最終的に製造コストを低く出来る場合には、本実施形態のような方法でも、アンプトランジスタATの誤動作回避が可能である。
図19において、アンプトランジスタATのチャネル部に破線で示すラインは、当該アンプトランジスタATのみ特別に追加のイオン注入によって閾値電圧の調整が行われていることを示す。このためには、ウェハプロセスにおいて他のトランジスタ部分をイオン注入から保護するためのマスクの追加と、レジストその他の材料からなる保護層の形成とイオン注入工程等が追加されるため、これがコスト増の要因となる。ただし、メモリセルまたは周辺回路の専有面積の増大を伴うことがないため、その意味では、チップ製造コストを低くできる。
最終的に製造コストを低く出来る場合には、本実施形態のような方法でも、アンプトランジスタATの誤動作回避が可能である。
以上述べてきたように、第1〜第4実施形態のいずれを用いても、ストレージノードの電圧上昇に起因する誤読み出しを有効に防止することが可能となる。各実施形態には一長一短があるため、どの実施形態を採用するかは長所と短所を総合的に勘案して決定する。
1…メモリセルアレイ、1A,1B,1C…メモリセル、2…周辺回路領域、10…デバイス、20…SLドライバ、20u…昇圧ユニット、DT…ダイオード接続トランジスタ、MT…MOSトランジスタ、R…抵抗、ET…書き込みトランジスタ、ST…セレクトトランジスタ、AT…アンプトランジスタ、C…可変容量素子、SN…ストレージノード、WBL…書き込みビット線、RBL…読み出しビット線、WWL…書き込みワード線、RWL…読み出しワード線、CSL…コモンソース線、Vsn…ストレージノード電圧、Ir…読み出し電流、Cov.…オーバーラップ容量、Cfr.…フリンジング容量、Cch.…チャネル容量、Cs…寄生容量
Claims (12)
- 複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、
前記メモリセルの各々が、
書き込みトランジスタと、
前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、
前記ストレージノードにゲートが接続され、当該ストレージノードの保持電圧に応じてオンまたはオフすることにより記憶データをソースまたはドレインから出力する読み出しトランジスタと、
を備え、
前記読み出しトランジスタの前記記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧から上げる昇圧部が接続されている
半導体メモリデバイス。 - 前記昇圧部が、ダイオード、または、ダイオード接続されている絶縁ゲート電界効果トランジスタからなる
請求項1に記載の半導体メモリデバイス。 - 前記昇圧部が抵抗素子からなる
請求項1に記載の半導体メモリデバイス。 - 前記昇圧部は、前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に接続されているトランジスタを含む
請求項1に記載の半導体メモリデバイス。 - 前記昇圧部は、
前記読み出しトランジスタのソースまたはドレインと共通電圧線との間に並列に接続されている複数のトランジスタと、
当該複数のトランジスタが有する複数のゲートに接続され、ゲート電圧の組み合わせに応じてオン可能なトランジスタ数を設定するゲート電圧発生回路と、
を含む請求項4に記載の半導体メモリデバイス。 - 前記書き込みトランジスタは、ゲートが書き込みワード線に接続され、ソースとドレインの一方が、前記データが設定される書き込みビット線に接続され、他方が前記ストレージノードに接続され、
前記読み出しトランジスタは、
前記ストレージノードの保持電圧に応じてオンまたはオフする第1読み出しトランジスタと、
前記第1読み出しトランジスタとともに、前記記憶データが出力される読み出しビット線と共通電圧線との間に縦続接続され、ゲートが読み出しワード線に接続されている第2読み出しトランジスタと、
を含む請求項1〜4の何れかに記載の半導体メモリデバイス。 - 前記ストレージノードに一方電極が接続され、前記読み出しワード線に他方電極が接続され、データ記憶時の前記ストレージノードの電圧レベルに応じて容量値が変化し、前記読み出しワード線へのハイレベル電圧の印加により前記ストレージノードの電圧を昇圧する可変容量素子を、前記メモリセルごとに有する
請求項6に記載の半導体メモリデバイス。 - 前記可変容量素子の容量値は、前記データ保持時のストレージノード電圧がハイレベルのときは、ローレベルのときより大きい
請求項7に記載の半導体メモリデバイス。 - 前記可変容量素子は絶縁ゲート電界効果トランジスタからなる
請求項7に記載の半導体メモリデバイス。 - 前記可変容量素子は、ゲートが前記ストレージノードに接続され、2つのソース・ドレイン領域の一方が前記読み出しワード線に接続され他方がオープンに設定され、または、前記2つのソース・ドレイン領域の双方が前記読み出しワード線に接続されているNチャネル型MOSトランジスタからなる
請求項9に記載の半導体メモリデバイス。 - 複数のメモリセルがアレイ状に配列されているメモリセルアレイを有し、
前記メモリセルの各々が、
書き込みトランジスタと、
前記書き込みトランジスタから入力するデータを電気的フローティング状態で保持するストレージノードと、
前記ストレージノードにゲートが接続され、ソースとドレインの一方が共通電圧線に接続され、前記ストレージノードの保持電圧に応じてオンまたはオフする第1読み出しトランジスタと、
前記第1読み出しトランジスタのソースとドレインの他方と読み出しビット線との間に接続され、読み出し時にオン可能に制御される第2読み出しトランジスタと、
を備え、
前記第1読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第2読み出しトランジスタの閾値電圧と異なる
半導体メモリデバイス。 - 前記メモリセル内の全てのトランジスタがNチャネル型であり、
前記前記第1読み出しトランジスタの閾値電圧が、前記書き込みトランジスタおよび前記第2読み出しトランジスタの閾値電圧より高い
請求項11に記載の半導体メモリデバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006225139A JP2008052766A (ja) | 2006-08-22 | 2006-08-22 | 半導体メモリデバイス |
Applications Claiming Priority (1)
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JP2006225139A JP2008052766A (ja) | 2006-08-22 | 2006-08-22 | 半導体メモリデバイス |
Publications (1)
Publication Number | Publication Date |
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JP2008052766A true JP2008052766A (ja) | 2008-03-06 |
Family
ID=39236696
Family Applications (1)
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JP2006225139A Pending JP2008052766A (ja) | 2006-08-22 | 2006-08-22 | 半導体メモリデバイス |
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Country | Link |
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JP (1) | JP2008052766A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2018139336A (ja) * | 2013-06-26 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 記憶装置 |
JP2022137287A (ja) * | 2010-01-29 | 2022-09-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2006
- 2006-08-22 JP JP2006225139A patent/JP2008052766A/ja active Pending
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